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1、实验 1 双向移位寄存器的设计一 、实验目的1.学习时序逻辑电路；2.学习寄存器的原理；二 、实验内容1编写一个清零输入，可以双向移位的寄存器的 Verilog 代码并仿真，编译下载验证。三、 实验要求1.根据参考内容，用 Verilog HDL 语言进行双向移位寄存器的设计。2.用 Quartus II 或 Modelsim 对其进行功能或时序进行波形仿真验证；3.下载到 FPGA 开发板验证；四、 实验环境Quartus prime五、 实验原理移位寄存器是基本的同步时序电路，基本的移位寄存器可以实现数据的串行/并行或并行/串行的转换、数值运算以及其他数据处理功能。但有时候需要对移位寄存器
2、的数据流向加以控制，实现数据的双向移动，其中一个方向称为右移，另一个方向称为左移，这种移位寄存器就称为双向移位寄存器。根据国家标准规定，逻辑图中的最低有效位(LSB)到最高有效位(MSB)的电路排列顺序应从上到下，从左到右。因此定义移位寄存器中的数据从低位触发器移向高位为右移，移向低位为左移。为了扩展逻辑功能和增加使用的灵活性，某些双向移位寄存器集成电路产品又附加了并行输入、并行输出等功能。下图所示是上述几种工作模式的简化示意图。 D0 F0 D1 F1 D2 F2 D3 F3 串串 串 串串 串 串串串 串DIR串 串串串 串DOL串 串串串 串DOR串 串串串 串DIL串 Q0 Q1 Q2
3、 Q3 图 1 双向移位寄存器工作模式简图表 1 双向移位寄存器功能表控制信号 控制信号S1 S0功能S1 S0功能0 0 保持 1 0 左移0 1 右移 1 1 并行输入表 2 8 位双向移位寄存器真值表输 入 输 出清零 控制信号 串行输入 并行输入CRS1 S0 Dsr Dsl时钟CP 07DI107nQL LH L L 07nH L H L 6nQ、H L H H 0H、H H L L 17nL、H H L H Q、H H H *07DI07ID注： 表示 CP 脉冲上升沿之前瞬间 的电平*NDI N六、 实验步骤1打开 Quartus prime 软件，进入系统页面后点击 “New
4、Project Wizard”新建一个工程；2创建工程后，在工程中再新建一个文件。在这个文件中编写实验程序，其步骤是选择菜单 File-New-Verilog HDL file3. 编译前对整个工程进行参数设置。首先在工程名称上右键，单击“Settings”，选择“Simulation”，进行一系列的参数设置。4. 对工程进行编译、仿真、验证。七、 实验程序（或者电路图）module shift (S1,S0,D,Dsl,Dsr,Q,CP,CR);input S1,S0; /Select inputsinput Dsl,Dsr; /serial data inputinput CP,CR; /
5、Clock and Resetinput 7:0D; /Parallel Data inputoutput 7:0Q; /Register ouputreg7:0Q;always (posedge CP or negedge CR)if(CR) Q = 8b00000000 ;elsecase (S1,S0)2b00:Q=Q; /No change2b01:Q=Q6:0,Dsr; /Shift right2b10:Q=Dsl,Q7:1; /Shift left2b11:Q=D; /Patallel load inputendcaseendmodule八、 实验结果图 1 RTL 门级建模仿真图 2 波形图仿真九 、实验结果讨论主要观察第五个周期，Q 初值为 15，寄存器功能设定为右移，右移串行输入为 1，CP 上升沿到来后， Q 值增大为 31，即增大到 2 倍后右在低位移入 1。同样在第九个周期中，寄存器设定功能为左移，CP 上升沿到来后，原有的值18 变为 9，但是左移串行输入为 1，从高位引入 1，即为 128+9=137，功能仿真结果正确。
