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1、-范文最新推荐-1 / 19信号发生器的 FPGA 设计与实现 +仿真图摘要：本文以 Altera 公司生产的 FPGA 芯片为核心，采用 DDS 技术的基本工作原理，运用 Quartus II 软件和 VHDL 语言编程，实现了一个能够产生正弦波、方波等标准波，并且只要改变 FPGA 中 ROM 的数据，就可以产生任意波形的频率可调的 DDS 信号发生器。经过时序仿真，输出的波形性能较好，控制灵活，并且达到了技术的要求。本设计具有结构简单、在线更新、成本低等优点。关键词：信号发生器；FPGA；DDS；Quartus II；VHDLDesign and Implementation Signa
2、l Generator Based on FPGAAbstract: This paper takes Altera Corporations’ FPGA chips as the core of design, adopts the basic working principle of DDS technology, uses Quartus II software and the VHDL programming language, and implements a DDS adjustable signal generator in frequency. It generat
3、ors standard waves such as sine wave, square, etc. and generators arbitrary waveform if the ROM data in FPGA is changed. After timing simulation, the output wave has good performance, flexible control, and achieves the required aims. The design has the advantages of simple structure, on-line updatin
4、g, and low cost.Key Words: Signal generator; FPGA; DDS; Quartus II; VHDL目录摘要 1-范文最新推荐-3 / 19引言 11.方案论证与比较 22.DDS 技术 32.1 DDS 原理 32.2 DDS 基本结构 43.系统总体设计方案 53.1 信号发生器的技术指标 53.2 技术指标的实现 63.3 系统设计 64.系统硬件电路设计 74.1 FPGA 主控芯片 74.2 D/A 转换电路 74.3 滤波电路 85.系统软件设计 95.1 时钟模块设计 10 1. 方案论证与比较方案一：采用模拟锁相环合成技术。模拟锁相环
5、合成技术是一项比较成熟的技术。应用这门技术，可以将基准频率倍频或者分频得到所需要的频率，而且调节精度非常高，稳定性也很好。但是，这种模拟锁相环合成技术的模拟电路比较复杂，成本高，频率不容易调节并且调节范围小，其输出波形的毛刺也较多，不能够得到让人满意的效果。-范文最新推荐-5 / 19方案二：采用专用 DDS 芯片。专用 DDS 芯片采用特定的集成工艺，内部数字信号抖动很小，可以输出高质量的模拟信号。专用DDS 芯片的功能也比较多，但控制方式却是固定的，因此不一定满足用户需求，而且专用 DDS 芯片价格昂贵，成本较高。方案三：采用直接数字频率合成（DDS）技术，以单片机作为控制核心。以单片机为
6、控制核心，采用 DDS 技术的这种方案能实现各种波形的输出，达到较高的技术要求。但是要受到运算速度和运算位数的限制，其产生的波形往往达不到令人满意的效果，而且频率可调的范围比较小，难以得到较高的频率。另外，单片机的引脚不多，存储容量也少，因此就导致了其外围电路的复杂。方案四：采用直接数字频率合成（DDS）技术，以FPGA 器件作为控制核心。 以 FPGA 为核心，利用 DDS 技术，用相位累加器对其相位增量进行累加，然后以累加相位作为地址码，取存放于 ROM 中的波形数据经 D/A 转换和低通滤波，然后输出所需波形。DDS 具有频率转换时间极短（可小于 20ns） ，相对带宽较宽，频率分辨率很
7、高等优点3。另外，DDS 技术的全数字化结构便于集成，输出相位连续；频率、相位和幅度均可实现程控。虽然达不到专用 DDS 芯片的水平，但信号精度误差非常小，完全能够满足大多数信号源的技术要求。分析以上四种方案的优缺点，第四种方案具有更大的优越性、灵活性。所以本论文采用第四种方案进行信号发生器的设计与实现。 (5)(5)式中， 为前一个 周期的相位值，同理可以得出：(6)-范文最新推荐-7 / 19由以上原理推导公式中得到 DDS 输出频率信号的频率式计算公式：(7)其中， 是频率输入字，即频率控制字，它与系统时钟频率呈正比5；是系统基准时钟的频率值；N 是相位累加器的数据位宽，也是频率输入字的
8、数据位宽。DDS 的频率分辨率 也即频率最小步进值，可用频率输入值步进一个最小间隔对应的频率输出变化量来衡量。由(7)式得：(8)直接数字合成器（DDS ）就是根据上述原理而设计的数字控制频率合成器。2.2 DDS 基本结构DDS 是一种全数字的频率合成方法，其基本结构主要由相位累加器、波形 ROM、D/A 转换器以及低通滤波器（LPF）四部分构成。DDS 基本组成结构如图 1 所示。图 1DDS 基本组成结构图其中 为系统时钟， K 为频率控制字，它作为相位累加器的增量，系统时钟则对相位累加器和 D/A 转换进行时序控制。相位累加器是 DDS 技术的核心。相位累加器是由一个 N 位的加法器和
9、一个 N 位的寄存器构成的，把前一个时钟信号累加的结果反馈到加法器的输入端实现累加的功能。因此，能够使输出的结果每一个时钟周期都递增 K。相位累加器结构如图2 所示。图 2 相位累加器结构图-范文最新推荐-9 / 19在时钟脉冲的控制下，加法器将频率控制字 M 与寄存器输出的数据相加，其结果送至累加寄存器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此可以看出，相位累加器在每一个时钟输入时，都对频率控制字进行累加，相位累加器输出的数据就是合成信号的相位。 频率分辨率由公式（8）计算能够得到 0.02Hz
10、的高分辨率，DDS 的分辨率在相位累加器的位数 N 足够大时，即 N=32 时，理论上可以获得相应的分辨精度，这是传统方法难以实现的。3.3 系统设计系统采用 Altera 公司生产的 FPGA 器件 Cyclone III系列芯片 EP3C5E144C8， Cyclone III 系列比前一代产品每逻辑单元成本降低 20%，FPGA 器件能够提供丰富的逻辑资源和存储器，功耗很低。在可编程逻辑发展史中，Cyclone III FPGA 比其他低成本 FPGA 系列能够实现更多的应用8。系统设计原理框图如图 4所示。图 4 系统设计原理框图该系统由 FPGA 芯片、D/A 电路、低通滤波、显示、
11、按键等组成。该系统的工作原理是：通过键盘输入数据，显示选择的波形参数和频率信息，再将所要生成的波形参数和频率信息的数据送入 FPGA 芯片工作，此芯片能够完成 DDS 数据调整的功能。将信号的数据信息送入 D/A 转换器中，完成了波形的输出。4. 系统硬件电路设计基于 FPGA 实现 DDS 功能，核心在于 FPGA 的设计能够实现逻辑功能，对波形存储器查找表后得到想-范文最新推荐-11 / 19要的信号，再由数模转换器转换为模拟波形，最后经低通滤波得到所需的波形。4.1 FPGA 主控芯片使用 FPGA 器件设计数字电路，不仅可以简化设计过程，而且还可以降低整个系统的体积和成本，增加系统的可
12、靠性。无需花费传统意义下制造集成电路所需大量时间和精力。其主要优点有：增大功能密集度、设计灵活、较高的可靠性、设计周期缩短等。本设计选用的芯片的是 Cyclone III 系列器件。它是Altera 公司的一款功耗低、性价比高的 FPGA 器件。该器件具有最多 200K 逻辑单元、8Mb 存储器，而静态功耗不到 0.25W。它属于高性能 FPGA 平台，在硬件、软件和知识产权（IP）层面上实现了一系列的安全特性。可以保护设计者的 IP 不被篡改。这些器件还可以通过分离特性，在一个芯片中实现多种功能，从而减小了实际应用的体积、重量和功耗。Cyclone III 器件里面存在大量的 LAB，多个
13、LAB 排列起来构成 LAB 阵列，从而构成了 Cyclone III FPGA 丰富的编程资源。器件所含的嵌入式存储器可以实现的功能有 RAM、ROM 、移位寄存器等。本设计中需要调用定制 LPM-ROM 模块，所以芯片选用 Cyclone 系列的器件。在 Cyclone III FPGA 中含有 24 个独立的嵌入式锁相环 PLL，时钟可通过内建的锁相环进行倍频，可以用来调整时钟信号的频率、相位和波形，使较慢的外部时钟在 FPGA 内部也能驱动高速电路9。 图 5THS5651 的连接电路图THS5651 为电流输出型数模转换器，所以后面接了一个运算放大器，用来进行电流电压转换才能够输出模拟电压，更方便观察与调试信号。4.3 滤波电路由于造成 DDS 输出噪声的因素是多方面的，其中包括数字化（相位舍位、幅度量化）所引起的杂散，也包括 DAC 的非线性等。因此，在 FPGA 的外围增加滤波部分，用来滤除杂散波形，完善输出波形。-范文最新推荐-13 / 19滤波器可以分为无源滤波器和有源滤波器。有源滤波器使用运算放大器，利用的是运放的理想特性可以省去电感从而减小系统的面积。但是由于运放的带宽有限，有
