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1、word 格式. 毕毕业业设设计计（论论文文） 题题 目：基于目：基于 FPGAFPGA 的通用外设电路设计的通用外设电路设计 英文题目：英文题目：DesignDesign ofof UniversalUniversal PeripheralPeripheral CircuitCircuit BasedBased onon FPGAFPGA word 格式. 摘摘 要要 FPGA 器件作为可编程逻辑主流硬件，近年来，应用越来越广泛，在现代科学技 术中占有举足轻重的作用和地位。其外设电路作为芯片与外界输入方式之一，是十 分具有研究价值的。FPGA 器件不断增加新的模块，功能越来越强大，基于 FP
2、GA 的 外设电路也顺应形势，不断升级。 本设计综合行列式键盘、LED 显示器、时钟一体，应用 Verilog HDL 语言实现 下述功能：计时功能，包括时分秒的计时；校时功能：对时分秒手动调整以校准时 间；键盘功能：应用 4*4 行列式键盘，可实现 0-9 数字的直接输入；LED 动态扫描 显示和闪烁，移位，灭零等功能，突出了其作为硬件描述语言的良好的可读性、可 移植性和易理解等优点，并通过 Altera Quartus8.0 完成综合、仿真。 本设计实现以上 FPGA 各功能，可作为 EDA 技术发展的价值体现。此程序通过下 载到 FPGA 芯片后,可应用于实际的数字钟显示中。 关键字关键
3、字：行列式键盘、LED 显示器、时钟、Verilog HDL。 word 格式. ABSTRACTABSTRACT FPGA programmable logic devices, as the mainstream of hardware, in recent years, more and more extensive applications in modern science and technology plays a vital role and status. Its peripheral circuit chip with the outside world as one of
4、 input is very valuable in research. FPGA devices are constantly adding new modules, more powerful, FPGA-based response to the peripheral circuit is also the situation escalated. The determinant of the design of an integrated keyboard, LED display, integrated clock, application Verilog HDL language
5、to achieve the following functions: time functions, including the time when minutes and seconds; school functions: every minute of time to manually adjust the calibration time; keyboard functions: application of 4 * 4 determinant keyboard, numbers 0-9 can be directly imported; LED dynamic scanning d
6、isplay and blinking, shift, such as anti-zero function, highlights the hardware description language as a good readability, easy to understand the advantages of portability, and Altera Quartus 8.0 through the completion of synthesis, simulation. FPGA Design and Implementation of the above various fu
7、nctions, can be used as the value of EDA technology embodied. This process by downloading to the FPGA chip can be used in practical digital clock display. Keywords: determinant keyboard, LED display, clock, Verilog HDL. word 格式. 目 录 引 言 .1 第一章 系统硬件及设计软件介绍 .2 1.1 开发板介绍 .2 1.2 设计软件介绍 .3 第二章 系统方案设计 .4
8、2.1 总设计方案 .4 2.2 分频器设计方案 .4 2.3 行列式键盘设计方案 .5 2.4 六位 7 段 LED 显示设计方案 .6 2.5 顶层模块设计方案 .7 第三章 系统程序设计 .8 3.1 分频器程序设计 .8 3.2 行列式键盘程序设计 .10 3.3 六位 7 段 LED 显示程序设计 .12 3.4 顶层模块程序设计 .13 第四章 程序仿真 .20 4.1 分频器程序仿真 .20 4.2 行列式键盘程序仿真 .20 4.3 六位 7 段 LED 显示程序仿真 .21 4.4 顶层模块程序仿真 .22 结 论 .25 致 .27 参考文献 .28 附录 1 分频器程序.
9、29 附录 2 行列式键盘程序.31 word 格式. 附录 3 六位 7 段 LED 显示程序.33 附录 4 顶层时钟程序.35 word 格式. 引 言 计算机技术和微电子工艺的发展，使得现代数字系统的设计和应用进入了新的 阶段。电子设计自动化（EDA）技术在数字系统设计中起的作用越来越重要，新的工 具和新的设计方案不断推出，可编程逻辑器件不断增加新的模块，功能越来越强， 硬件设计语言也顺应形式，推出新的标准，更加好用，更加便捷。 本设计主要以 FPGA 器件、EDA 软件工具、Verilog HDL 硬件描述语言三方面容 作为主线，综合行列式键盘，LED 显示器件，以及时钟模块于一体，
10、实现三个主要 模块的联动，输入部分为 4*4 行列式键盘，具备 0-9 十个数字键、修改/确认键、左 右移动键，输出数据为 6 位二进制代码，输出部分为六位 7 段 LED 数码管，可实现 时分秒显示，时钟灭零显示，修改闪烁以及小数点秒闪烁功能。而顶层文件时钟模 块则将输入输出部分联结起来，实现时钟发生，显示缓存，数据修改，移位，灭零 等功能。另时钟产生模块采用 FPGA 硬件置 66MHz 分频，产生 250Hz，5Hz，1Hz 信号 供时钟模块，输入输出模块使用。 本设计完全采用 Verilog HDL 语言完成，此程序通过下载到 FPGA 芯片后,可应 用于实际的数字钟显示中。 word
11、 格式. 第一章 系统硬件及设计软件介绍 1.1 开发板介绍 本设计需要的硬件资源主要有： 1、六位七段数码管 2、4*4 行列式键盘 经过仔细筛选，最终选定联华众科 FPGA 开发板 FA130。联华众科 FPGA 开发板 FA130 核心器件为 Altera Cyclone 系列的 EP1C3，配置芯片为 EPCS1，FA130 上可 以运行 SOPC Builder 制作的简单的工程。FA130 具有丰富的板载资源，由于板载有 51 单片机，FA130 还可以作为 51 单片机的学习开发板。FA130 实现了 3.3V 系统与 5V 系统对接功能，具体是通过 74LVXC3245（或简称
12、 3245）实现的。FA130 随板资料 中包括丰富的开发实例和制作开发实例的详细步骤说明，以及 Quartus II 环境下的 设计输入，综合，仿真等容，另外还包括 SOPC 建立和开发方面容，如 Nios II 的建 立和 Nios II 环境下 C/C+程序开发等。FA130 的 EDA 开发实例包括 VHDL 和 Verilog 两个版本，FA130 的 51 单片机开发实例包括汇编和 C 语言两个版本。同时 FA130 还包括详细的使用手册和丰富的配套资料，非常适合 FPGA，VHDL，Verilog 开发学习者使用。另外 FA130 随板 DVDROM 中还包括 VS.NET 的开
13、发实例，在学习 FPGA 开发、51 单片机开发的同时还可以学习到 VS.NET 开发环境中 C#程序的开发， VS.NET 和 C#也是 WINCE.NET 系统上主要的开发环境和编程语言。 图 1-1 FA130 开发板 word 格式. 联华众科FPGA开发板FA130具有丰富的板载资源。 核心器件包括FPGA芯片Altera EP1C3T100和PLCC封装的单片机 STC89LE52。EP1C3可用I/O分4组全部以插针的形式引出，供外部扩展时使用。 FPGA配置芯片为EPCS1，EPCS1为FLASH类型存储器，存储空间为1M位 （1,046,496bits），EPCS1可以工作在
14、5V或3.3V，在本开发板EPCS1与FPGA的IO相同 工作电压为3.3V。 时钟资源包括频率为66M有源晶振和1个外接有源晶振插座，外接有源晶振插座 可直接安装用户自己希望的任何频率有源晶振。 复位电路由一个复位按键和一片复位芯片组成，复位芯片为IMP812T，IMP812T 输出高电平有效的复位脉冲，脉冲宽度为140ms。IMP812T的复位门限（Reset Threshold）为3.08V，输出的复位信号同时提供给FPGA芯片和单片机使用，FA130上 EP1C3和51单片机89LE52均工作在3.3V电源电压。 显示资源包括6位共阴七段数码管，8位LED（绿色），1片1602LCD显
15、示屏。 键盘资源包括4*4按键阵列，4个独立按键，其中4个独立按键可以作为单片机 的中断源使用。 电源部分包括1片LM1085-5.0，1片AS2830-3.3和1片AS2830-1.5，LM1085-5.0提 供5V直流电源作为AS2830-3.3，AS2830-1.5输入电源和LCD1602供电电源。AS2830-3.3 提供3.3V直流电源，作为FPGA的IO电源和开发板上其他设备电源。AS2830-1.5提供 1.5V直流电源，作为FPGA的核心供电电源。 存储资源包括1片24C02和1片93C46，24C02连接在I2C总线上，是存储空间为256 字节串行E2PROM，24C02的设
16、备地址也可以由板上的3位拨码开关设置。93C46为SPI 接口的串行E2PROM，93C46存储空间为128字节。 其他资源还包括8位拨码开关，连接到EP1C3上。 1.2 设计软件介绍 本设计使用 Altera 公司的 Quartus II 软件，版本为 8.0。Altera Quartus II 设计软件是业界唯一提供 FPGA 和固定功能 HardCopy 器件统一设计流程的设计工具。 工程师使用同样的低价位工具对 Stratix FPGA 进行功能验证和原型设计，又可以 设计 HardCopy Stratix 器件用于批量成品。系统设计者现在能够用 Quartus II 软 件评估 HardCopy Stratix 器件的性能和功耗，相应地进行最大吞吐量设计。 Altera 的 Quartus II 可编程逻辑软件属于第四代 PLD 开发平台。该平台支持 一个工作组环境下的设计要求，其中包括支持基于 Internet 的协作设计。Quartus 平台与 Cadence、ExemplarLogic、 MentorGraphics、Synopsys 和 Synplicity 等 E
