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1、 EDA课程设计项目名称 基于FPGA的计数器的设计 专业班级 通信102班 学生 青瓜 指导教师 2013年 5 月 28 日word格式. 摘 要本课程设计要完成一个1 位十进制计数器的设计。计数器是大规模集成电路中运用最广泛的结构之一。在模拟及数字集成电路设计当中, 灵活地选择与使用计数器可以实现很多复杂的功能, 可以大量减少电路设计的复杂度和工作量。讨论了一种可预置加减计数器的设计, 运用Ver ilog H DL 语言设计出了一种同步的可预置加减计数器, 该计数器可以根据控制信号分别实现加法计数和减法计数, 从给定的预置位开始计数, 并给出详细的 VerilogHDL 源代码。最后,
2、 设计出了激励代码对其进行仿真验证, 实验结果证明该设计符合功能要求, 可以实现预定的功能。关键词：计数器；VerilogHDL；Quartus；FPGA；AbstractThis course is designed to complete a one decimal counter design. The counter is LSI structure in one of the most widely used. In the analog and digital IC designs, the flexibility to select the counter can achieve
3、 a lot with the use of complex functions, can significantly reduce the complexity of circuit design and workload. Discusses a presettable down counter design, using Ver ilog H DL language designed a synchronous presettable down counter, the counter can be implemented according to the control signals
4、 are counted Addition and subtraction counting from a given the preset starts counting, and gives detailed VerilogHDL source code. Finally, the design of the incentive code its simulation, experimental results show that the design meets the functional requirements, you can achieve the intended funct
5、ion.Key words: Decimal counter; VerilogHDL; Quartus ; FPGA;目 录摘 要IAbstractII第1章 绪论11.1计数器的种类11.2计数器的发展1第2章 设计环境22.1 Quartus II22.1.1 软件简介22.1.2 功能32.2 Verilog HDL硬件描述语言42.2.1 语言简介42.2.2 主要能力42.2.3 语言用途62.2.4 Verilog HDL的发展历史62.2.5 主要应用72.3 Electronic Design Automation8第3章 设计思路103.1输入模块103.2 寄存器模块113
6、.3 输出模块113.4 计数模块11第4章 程序设计134.1 主程序134.3 always语句134.4 if-else语句13第5章 波形仿真14结论15参考文献16附录117致18第1章 绪论1.1计数器的种类1、如果按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。2、如果按照计数过程中数字增减分类，又可将计数器分为加法计数器、减法计数器和可逆计数器，随时钟信号不断增加的为加法计数器，不断减少的为减法计数器，可增可减的叫做可逆计数器。另外还有很多种分类不一一列举，但是最常用的是第一种分类，因为这种分类可以使人一目了然，知道这个计数器到底是什么触发方式，
7、以便于设计者进行电路的设计。1.2计数器的发展狭义的计数器是指一些常用计时器，例如体育比赛中测试时间的计时器等，但本词条所要介绍的并不是这种计时器，要介绍的是应用更为广泛的时序逻辑电路中的计数器。计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令
8、，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。计数器可以用来显示产品的工作状态，一般来说主要是用来表示产品已经完成了多少份的折页配页工作。它主要的指标在于计数器的位数，常见的有3位和4位的。很显然，3位数的计数器最大可以显示到999，4位数的最大可以显示到9999。在数字电子技术中应用的最多的时序逻辑电路。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。但是并无法显示计算结果，一般都是要通过外接LCD或LED屏才能显示。第2章 设计环境2.1 Quartus II2.1.1 软件简介Quartus II支持A
9、ltera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。Quartus II 是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用
10、Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面
11、的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。图2-1 Quartus II2.1.2 功能Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完
12、成电路描述，并将其保存为设计实体文件；芯片（电路）平面布局连线编辑；LogicLock增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块；功能强大的逻辑综合工具；完备的电路功能仿真与时序逻辑仿真工具；定时/时序分析与关键路径延时分析；可使用SignalTap II逻辑分析工具进行嵌入式的逻辑分析；支持软件源文件的添加和创建，并将它们起来生成编程文件；使用组合编译方式可一次完成整体设计流程；自动定位编译错误；高效的期间编程与验证工具；可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件；能生成第三方EDA软件使用的VHDL网表文件和Veril
13、og网表文件。Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添 了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。支持MAX7000/MAX3000等乘积项器件Quartus II设计套装的其他特性包括：1DSP Builder 12.0新的数字信号处理(DSP
14、)支持通过系统控制台，与MATLAB的DDR存储器进行通信，并具有新的浮点功能，提高了设计效能，以及DSP效率。经过改进的视频和图像处理(VIP)套装以及视频接口IP通过具有边缘自适应算法的Scaler II MegaCore功能以及新的Avalon-Streaming (Avalon-ST)视频监视和跟踪系统IP核，简化了视频处理应用的开发。增强收发器设计和验证更新了Arria V FPGA的收发器工具包支持，进一步提高收发器数据速率(对于Stratix V FPGA，高达14.1 Gbps)。2.2 Verilog HDL硬件描述语言Verilog HDL是一种硬件描述语言（HDL:Har
15、dware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。2.2.1 语言简介Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数
