《《Quartus_II使用教程-完整实例》》由会员分享，可在线阅读，更多相关《《Quartus_II使用教程-完整实例》（11页珍藏版）》请在金锄头文库上搜索。
1、Quartus U入门教程（一个Verilog程序的编译和功能仿真）Quartus 口是Altera公司推出的专业 EDA工具，支持原理图输入、硬件描述语言的输 入等多种输入方式。硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字 系统。接下来我们对这种智能的 EDA工具进行初步的学习。使大家以后的数字系统设计更 加容易上手。菜单栏第一步：打开软件资源管理窗口任务管理窗口Ale 百fProje| * 寸吨| 找-1 瓣 |或 |oCcnpalBiign MierrchyE CanpL14 XE 殴li： SyriLhd-LbWw Quartus IIhrforniBtlon快捷工具
2、栏：提供设置（setting），编译（compile ）等快捷方式，方便用户使用，用户也可 以在菜单栏的下拉菜单找到相应的选项。菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。第二步：新建工程（filenew Project Wizard）1工程名称：所建工程的保存路径New Project Wizard: Di rectory T Nome, Top-Level Entity工程名称 the name of this flioject?顶层模块名（芯片级设计为实体名），要求 与工程名称相同What is th
3、e rtanne of the lop-level design en岫 for this project? This name case sensiln/e and rnatch the entily name in the design lile.Use Existing Project Settiigs.Heh | Finish I 职捎2添加已有文件（没有已有文件的直接跳过next）如果有已经存在的文 件就在该过程中添加， 软件将直接将用户所添加的文件添加到工程中。What is the working directory for this proiect?New Project Wi
4、zard: Add Files page 2 of 5C Eack | Heitt - FEiwh | 取j肖3选择芯片型号（我们选择MAX3000A系列下的EPM3256AQC208-10芯片）（注：如果不下载到开发板上进行测试，这一步可以不用设置所选的芯片 的系列型号Mew Project Wizard: Family & Device Settings page 3 of 5JSelect the family and devicepou want to taget for compilation.快速搜索所需的芯片ii331nyRih court:T sg devicer Auto d
5、evice selected! by the Fitter& Specilic device selected in Available devices listSped grade：P Show advanced devicesr HardCopJ CGiripatible only选择芯片Available devices:NameCoiev.LEsEP2C70FS7X7 1.2V6841SEP2C70F672CS1.2V68416EP2C70FS73e1.2V6841$EP2C70F996C71,2V6841 &EPXzoFaaece1.2Vce4isEP2C70F8961B1.2V6B
6、416H Limit DSP & RAM to HardCopy device resourceUsef222222222222Memor.魅七F i ni亦 | 取消4选择仿真，综合工具（第一次实验全部利用quartus做，三项都选 None,然后next）IXNew Project Wizard: EDA Tool Settings page 4 of 5Speciy Uhe othsr EDA tods - n addition te the Quartu* II softre 皿 y$ed w#h the project选择第二方综合工具，如果使用Quartus内部综合工具贝U选择no
7、ne选择第三方仿真工具，如果使用Quartus内部仿真工具贝U选择none选择时序分析仪 Back | Uext Finish取消5工程建立完成（点finish）New Project Wizard: Summary page 5 of 5J|XWhen you cbck Finish, the project wril be cieated with the following settings：Projett name：心T op-level design entity:lestNumber of fifes added:0Number of u*r librai祀$ added：0Dev
8、ice assignments:Family name：:Cjclone IIDevice:EP2C70FE96C6EDA tools:Design entry/syntlhesis:Simulation;xNoneTiming analysis:Operating condition:Core voltage:1 &Junction lemperMure range:吨5密Project direcltfy:E心由国家精品课程橄件iM试F工程建立完成，该窗口显示所建立工程所有 的芯片，其他第三方 EDA工具选择情况, 以及模块名等等信息。Back I Hext ； j Einiwh 取消|
9、nmauiiiiiaiii mu r |第三步：添加文件（filenew VHDL fil,新建完成之后要先保存。New区SOPC Builder Systema-Design FilesAHDL FileE lock Diogram/S chenftatic Fileedif File我们选择Verilog HDL Fil豉计文件格式既选择Verilog文本输入形式State Machine FileSystemVerilog HDL FileTel Scrpt FileVerilog HDL FileUHDLFil-Memoiy FilesHewadecimal (InbekFcimat
10、FileMemoiy InilimlimSion File-Verification/D ebugging FilesI n-Sy?tenri Sources and Probes File Logic Answer Inlerface File SignalTap II Logic Analyzer File Vector Waveform File-Other FilecAHDL Include FileBlock Symbol FileChain Description FileSiopsys Design Constraints FileT ext FileOK Cencel第四步：编
11、写程序以实现一个与门和或门为例，Verilog描述源文件如下:module test(a,b,out1,out2);input a,b;Output out1,out2;assign out1=a&b;assign out2=a | b;endmodule然后保存源文件；第五步：检查语法（点击工具栏的这个按钮(start Analysis & synthesis)Flow Summary语法检查成功，没有error级别以上的错误Flw SlatuEQuutu.3 II VersionReVfe 5,1011 N&JlseTop-levo-l Enti tyF&lyDevi ceTiming N
12、odelsMet tinsn： requir ententsTot h1slsirTiAIltETotal ccrfnbinalind. funcIionsDedilogrie riotersTo t al re jg.1 s tersTfiiJll. Mri芭Ars yis &仰廿testssurceEsfLlp i IL Sbitsi pl i9-bit mLmenh确定点击确定完成语法检查- Fri J或 22 09 14 20 20119.0 Build 132 02/25/2009 SJ Full Vtrziont est tfyelfifie II EP2CT0J596C6 F i
13、nl ff/A 主 2 Q 0 4 fl D 0 0第六步：（锁定引脚，点击工具栏的畛（pin planner ）（注：如果不下载到开发板上进行测试，引脚可以不用分配）该窗口显示了语法检查后的详细 信息，包括所使用的io 口资源的多 少等内容，相应的英文名大家可以 自己查阅Qiiartftsll F:flXQ；国家桔品谦程敞律测商test-心（Pin Mannef|ED叵，区He dit ew Processnij gs WnrirwiTop Vie* - Wine BandClonelhEP2C70FfliMC6唐00口口幻由 OG O憧 AJIlj沽 0O3-U。G 凸”$翌：J宇目目臼.。13号CKJ-U&O金-&o,险 000*000- n.氏guEAIX CUQQ口与中*: w-QAC-8QV8-O9 u 区 nenooga心 gGg.nvoESCOoac-aOCTDOOn 膏 30号00。&o，sooA口QV0 00 冒G-ooooo日 13 的08 门国oisloioQooec。法 圣。8o-ooOO-SQO各个端口的输入输出wFy mjp. pfHS 户 II顶层某块的输入输出口与 物理的芯片端口想对应双击location为您的输入输出配置引脚
