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1、PIN PD 芯片知识,培训内容,PD芯片基本理论PD 芯片设计说明 PD芯片工艺流程PD芯片参数及测试 PD芯片检验 结束语,1、什么是PD芯片？PDPhoto Devices 光电探测器 Photo Dioder 光电二极管2、为什么要做PD芯片？光纤通信均采用光谱很窄的单色光源，要求所采用的检测器具有波长选择性，因此系统的检测器都采用光子器件。3、PD所探测的波长 =1.3m =1.55m 4、PD图示方法,P,N,6.1PD的工作原理 平衡状态下的PN结：P型N型半导体交界面将发生载流子的扩散运动。达到平衡时形成空间电荷区，形成内建电场Ei以及接触势垒Vd，Vd Ei的存在阻止了多数载
2、流子向对方扩散，达到了动态平衡。6.2光照时节 当光波照射到PN结上，光子就会产生电子空穴时，光生载流子的运动同样在结区形或电场Ei，和电压Vp，而Vp和Ep的方向和极性正好与Vd和Ei相反起削弱电场Vd和Ei的作用，当外界光照是稳定的将PN结西端用导线连接，串入电流计就能读出光电流Ip.,6.3外加电时反向偏置的PN结。 零偏下的PN结，当以适当的能量光照射PN结。使光生电场E=Ei-Ep=0即Ei已被削减为零。耗尽区不存在。这时光生载流子虽仍在P-N中产生。但无电场引导和加速。在杂乱的扩散过程中，大部份光生空穴和光生电子相继复合而消失。不能形成外部电流。 A、零偏置有大弊端 器件的响应率很
3、差且很易饱和 依靠扩散动动形成的光电流响应速度很慢 B、 PN结上加反向偏置电压 势垒Vd+V高度增加，耗尽区宽度W加宽。响应率和响应速度都可以得到提高。,7、PIN光电二极管PN结器件：结构简单；暗电流降低困难，无法提高响应率；稳定性差PIN器件：当器件处于反偏置状态时电源在PN结中形成电场E与内建电场Ei同方向，合成结电场Ej=E+Ei使耗尽区W显著地展宽，再加本征i层具有极高的电阻值，已接近绝缘体，耗尽区在整个i区内延伸。给器件带来三个优点。A、I区较P区厚，入射光能在较宽的范围内激发出载流子，因而提高了器件的响应率。B、 整个I区较有电场，光生载流子获得较扩散速度快得多的漂移速度奔向电
4、极形成外部电流，因响应度提高了。C、耗尽区拉宽，使结电容减小，有利于高频响应。,1前言 随着光电子技术的高速发展，对光电探测器的可靠性提出了越来越高的要求。器件是否能长期稳定可靠地工作，成为光电探测器件的设计、制造所要解决的关键问题之一。2. 芯片结构设计,图1300m芯片结构图,11016/cm30.81m 0.9-1,151015/cm3 2.02.5m,11018/cm3 350m,h,Cr/Au,In0.53GaAs0.47 n-,InP n,InP(sub) n+,图1 55m芯片结构图,InP P,21 采用原子面密度最小的（100）InP做衬底，以降低界面态；采用掺硫衬底，因为硫
5、在InP中有明显的抑制做用。22 在衬底与吸收层之间生长的非掺杂InP缓冲层,以阻挡外延生长过程中衬底硫反扩散对有源层造成的污染,并实现衬底与吸收层之间的晶体过度,减少晶体缺陷。2.3 在窄带隙In0.53Ga0.47As（Eg0.47ev）吸收层上生长一层宽带隙InP顶层（Eg1.35ev），InPInGaAs异质结势垒将有效地控制少数载流子扩散电流的产生。宽带隙材料与表面钝化膜之间存在较大的势垒，电子和空穴不易由半导体注入到介质膜中，能够稳定暗电流参数。2.4 采用双层钝化膜平面结构，较之台面结构其稳定性更好。2.5 P面采用延伸电极，避免了因键合应力直接施加在Pn结及有源区上产生新的晶体
6、缺陷以及由此造成的结构退化。,光敏面尺寸：55m 光敏面尺寸：300m 图2一次版图 考虑到经环境应力及机械应力试验后光纤仍对准光敏面，我们对光敏面进行了设计，保证了光敏面对光全接收，又有一定的藕合容量，并能避免光纤离光敏面太近而带来的弊端,芯片版图设计,300二次版图 55二次版图 图3二次版图 二次版用来确定P面电极孔尺寸。为了防止P面金属电极中的Au原子在一定温度下沿钝化膜与半导体界面横向迁移，以及沿膜针孔向结扩散而造成短路或暗电流参数不稳定，在扩散掩膜上再设计了一层钝化膜，采用二次光刻技术刻出小于第一次扩散窗口的P面电极环，以达到保护结的目的。 由于PN结的横向扩展，结离金属电极边缘的
7、实际距离起到了保护结的作用。,二次版图,55二次版图 55二次版图 图4三次版图 三次版图为P面电极图形，电极材料为Cr-Au，它由光敏面电极及延伸电极组成。光敏面电极要大于二次版电极环尺寸，延伸电极是为了避免键合应力直接施加在光敏面上而设计的。由于它延伸到介质膜上面，将附加一个MOS电容，因此不宜过大。延伸电极的尺寸为60m，是为金丝球焊设计的（焊点一般为6070m）延伸条的宽度不能太窄，否则电流密度过大将引起电迁移或断裂失效。一般情况下CrAu的电流密度1106Acm2、平均环境温度在195时，电极条的平均寿命可达13500h。在实际应用中，探测的光功率远小于8mW，而且最高工作温度为10
8、0，因此电极条设计完全能满足稳态工作寿命10000h的要求.,三次版图,4. 工艺设计 41 基片材料设计 衬底晶向设计为（100）。 （100）晶面的界面态密度最小，而且与其它晶向相比，便于划片或解理，因此 可避免由此给管芯带来的晶格损伤。 设计的衬底掺杂元素为（S）。 硫有明显抑制位错的作用，在相同的掺杂浓度下，位错密度可低0.51个数量级。 要求衬底位错密度越低越好。但鉴于国内目前nInP位错密度的最好水平就是5103cm2。因此设计此参数。 厚度：34010m； 表面：无波纹，无腐蚀坑，表面平整、光亮。,42 外延层设计42.1 InGaAs层吸收层厚度设计：2.02.5m； 器件的光
9、学参数及频响性能要求I层的设计厚度为2m,而试验结果表面P+区厚度(含InP顶层)1.0m时,pn结受表面效应的影响较小,器件的击穿特性及暗电流参数的稳定性都比较好，而且响应度高。，则InGaAs层的厚度设计为：2.02.5m。载流子浓度设计：21015CM-3 InGaAs层的载流子浓度与器件的隧道效应即齐纳击穿有关系，尽管器件在较低偏置下工作，但由于InGaAs材料的带隙较窄（0.75V），如果载流子浓度过高，同样将产生隧道效应，导致漏电增大。考虑到器件是在低电场下工作的PIN器件，并兼顾目前的工艺水平，我们设计InGaAs层的载流子浓度为11015CM-3，所产生的隧道效应电流应该是很小
10、的。,42.2 InP顶层层厚：0.51.0m。 该层是为抑制少子扩散电流和降低表面漏电流而设计的，其带隙Eg=1.35ev，=1.3m(InP) 根据试验结果，层厚0.5m就抑可达到设计目的。但受扩散掩膜的限制，层厚不宜1. 5m。因此我们设计该层的厚度为0.51m，则总的P+区（扩散层）厚度为1.21.5m。 该层虽然不是器件的有源层，但作为表面层，表面形貌也应较好。其表面形貌，表面状态的好坏，一方面与工艺条件有关，更主要的是取决与晶体的匹配情况。,43 表面钝化膜设计 器件表面钝化要求它的钝化膜最主要应具备两种功能，其一，为使半导体表面稳定，要求钝化膜中可动和固定电荷少，界面态和陷阱低；
11、其二，它要求钝化膜具有阻挡和束缚杂质离子的作用。通过摸底试验，我们认为钝化膜是造成器件在稳态工作寿命（高温反偏）试验中 失效的主要因素。膜的材料类型，制作工艺以及制作质量强烈地影响着暗电流参数的稳定性。低温PECVDSiNX膜具有良好的阻挡杂质的功能，而且稳态工作寿命试验后器件的暗电流参数稳定。但从可靠性角度出发，我们设计芯片的第一层表面钝化膜为PECVD SiNX在第一层SiNX上面叠加第二层SiO2作为表面钝化层,其作用是进一步阻挡或隔离外界杂质及环境对结的侵蚀,以及防止P面金属电极的Au原子在一温度下向PN结横向迁移从而造成暗电流不稳定及PN结短路等(见二次版图设计)。 则两次膜总厚度为
12、1.301.40m。,4.3.1 耐压强度用现有的PECVD工艺制作的膜，其耐压为6106V/cm，若膜厚为1.301.40m，耐压强度则为165192V。芯片工作电压的最大额定值为-10V，而且器件的击穿电压均60V左右，因此设计指标完全能满足要求。 4.3.2折射率1.852.0折射率反映了膜的致密程度及化学组份，它与淀积条件密切相关。PECVD SiN膜的折射率一般在182.1之间。实验中我们发现折射率越高，膜越容易龟裂，因此我们将容易生产龟裂的第一层SiN膜折射率设计为1.851.9,不易裂且起钝化作用.由于SiN与InP的热膨胀系数不一致，界面产生的应力较大，尤其是PECVD SiN
13、摸呈现压缩应力，在高真空闭管扩散中，膜稍厚就会因应力造成龟裂而失去掩膜作用。因此在设计最佳厚度时应考虑此因素，我们设计SiN掩膜厚度为0.080.12m。,4.Zn扩散 采用平面Zn扩散工艺制作pn结，扩散杂质为Zn。Zn的扩散速率很快，并且在闭管扩散中行为也很复杂，它强烈地依赖于扩散工艺条件，尤其是对封管内的磷量多少很敏感。因此，尚未见到Zn在InP、InGaAs中扩散系数的确切数据。我们只能根据试验数据来推算扩散掩膜所需的厚度。 杂质质Zn 在有源层中扩散都服从规律，其扩散深度也具有同样的表达方式： Xj=ADt 式中,Xj:杂质的扩散深度; A:系数,与InP的表面浓度有关； D：扩散系数； t：扩散时间。,5. P面电极材料： Cr/ Au 总厚度：0.250.35mCr作为势垒层处于p-InGaAs和Au之间，可阻挡Au向半导体内迁移。另外，Cr与SiN膜有很强的粘附性，有利于延伸电极的制作，并且Cr/ Au P面接触的正向电压降VF1.0V（1mA下），符合器件参数要求。因此，我们设计P面接触为Cr/ Au系统。考虑到太厚的Cr层不易于光刻，我后设计Cr层厚度为0.050.08m，Au层厚度设计为0.250.35m，主要是有利于压焊金丝引线。 6. n面电极 材料：Au；总厚度：0.150.2m目的是为了实现欧姆接触和芯片烧结的牢固性。半导体芯片的压焊,
