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1、 EDA 实验指导书余建坤编写邵阳学院信息工程系2007 年 3 月2目 录第一部分 系统使用说明第一章 GW48 教学实验系统原理与使用介绍第二章 GW48 系统实验电路结构图第三章 GW48CK/GK/PK 系统万能接插口与结构图信号/与芯片引脚对照表第四章 GW48-PK 系统 LCD 液晶屏使用方法第一部分 实验指导第五章 系统开设实验指导【实验 1】实验系统的构成，软件环境的操作（演示或模拟验证实验）【实验 2】1 位全加器 VHDL 文本输入设计【实验 3】2 选 1 多路选择器 VHDL 设计【实验 4】8 位硬件加法器 VHDL 设计【实验 5】含异步清 0 和同步时钟使能的
2、4 位加法计数器设计【实验 6】7 段数码显示译码器设计【实验 7】数控分频器的设计【实验 8】用状态机实现序列检测器的设计【实验 9】用状态机对 ADC0809 的采样控制电路实现【实验 10】波形发生与扫频信号发生器电路设计3第一部分 系统使用说明第一章 GW48 教学实验系统原理与使用介绍第一节 GW48 系统使用注意事项a：闲置不用 GW48 系统时，关闭电源，拔下电源插头！ b：EDA 软件安装方法可参见光盘中相应目录中的中文 README.TXT；详细使用方法可参阅本书或EDA 技术实用教程 、或VHDL 实用教程中的相关章节。c：在实验中，当选中某种模式后，要按一下右侧的复位键，
3、以使系统进入该结构模式工作。d：换目标芯片时要特别注意，不要插反或插错，也不要带电插拔，确信插对后才能开电源。其它接口都可带电插拔（当适配板上的 10 芯座处于左上角时，为正确位置） 。e：对工作电源为 5V 的 CPLD（如 1032E/1048C、95108 或 7128S 等）下载时。最好将系统的电路“模式”切换到“ b” ，以便使工作电压尽可能接近 5V。g: GW48 详细使用方法可参见EDA 技术实用教程配套教学软件*.ppt。h:主板左侧 3 个开关默认向下，但靠右的开关必须打向上（DLOAD） ，才能下载。i:跳线座“SPS” 默认向下短路（PIO48） ；右侧开关默认向下（T
4、O MCU） 。j:左下角拨码开关除第 4 档“DS8 使能”向下拨（8 数码管显示使能）外，其余皆默认向上拨。第二节 GW48 系统主板结构与使用方法附图 1-1A 为 GW48-CK 型 EDA 实验开发系统的主板结构图（GW48-GK/PK 型未画出，具体结构说明应该参考实物主板） ，该系统的实验电路结构是可控的。即可通过控制接口键 SW9，使之改变连接方式以适应不同的实验需要。因而，从物理结构上看，实验板的电路结构是固定的，但其内部的信息流在主控器的控制下，电路结构将发生变化。这种“多任务重配置”设计方案的目的有 3个：1.适应更多的实验与开发项目；2. 适应更多的 PLD 公司的器件
5、；3. 适应更多的不同封装的 FPGA 和 CPLD 器件。系统板面主要部件及其使用方法说明如下（请参看相应的实验板板面和附图 1-1A） 。以下是对 GW48 系统主板功能块的注释，但请注意，有的功能块仅 GW48-GK 获 GW48-PK 系统存在：（1） SW9 ：按动该键能使实验板产生 12 种不同的实验电路结构。这些结构如第二节的 13 张实验电路结构图所示。例如选择了“NO.3”图，须按动系统板上的SW9 键，直至数码管 SWG9 显示“3” ，于是系统即进入了 NO.3 图所示的实验电路结构。（2） B2 ：这是一块插于主系统板上的目标芯片适配座。对于不同的目标芯片可配不同的适配
6、座。附图 1-1B、GW48-GK/PK 系统目标板插座引脚信号图附表 1-1 在线编程坐各引脚与不同 PLD 公司器件编程下载接口说明PLD 公司 LATTICE ALTERA/ATMEL XILINX VANTIS编程座引脚IspLSI CPLD FPGA CPLD FPGA CPLDTCK (1) SCLK TCK DCLK TCK CCLK TCKTDO (3) MODE TDO CONF_DONE TDO DONE TMSTMS (5) ISPEN TMS nCONFIG TMS /PROGRAM ENABLEnSTA (7) SDO nSTATUS TDOTDI (9) SDI T
7、DI DATA0 TDI DIN TDISEL0 GND VCC* VCC* GND GND VCC*SEL1 GND VCC* VCC* VCC* VCC* GND4PS/2S1/VR121 BA5V ,+/-12V3.3V, 2.5V1.8VSWG9CON1B2J3B12 CON221CPLD/FPGAEDA5432D5D4D3D281JP1AJP1BJP1CClock0UART RS-232B8B4B3VGAVGA RS-232J8C3850MASICKONXIND/AA/DA/DJ2AOUTAIN1AIN0JP2D9D10D1D12D16D15D14D13234765ByteBlast
8、erMVByteBlaster8761FUSEK1D8D7D6D1附图 1-1A GW48-CK 实验开发系统的板面结构图可用的目标芯片包括目前世界上最大的六家 FPGA/CPLD 厂商几乎所有 CPLD、FPGA 和所有 ispPAC 等模拟5EDA 器件 。第三节的表中已列出多种芯片对系统板引脚的对应关系，以利在实验时经常查用。（3） J3B/J3A：如果仅是作为教学实验之用，系统板上的目标芯片适配座无须拔下，但如果要进行应用系统开发、产品开发、电子设计竞赛等开发实践活动，在系统板上完成初步仿真设计后，就有必要将连有目标芯片的适配座拔下插在自己的应用系统上（如 GWDVP 板）进行调试测试
9、。为了避免由于需要更新设计程序和编程下载而反复插拔目标芯片适配座，GW48 系统设置了一对在线编程下载接口座：J3A和 J3B。此接口插座可适用于不同的 FPGA/CPLD（注意，1、此接口仅适用于 5V 工作电源的 FPGA 和CPLD； 2、5V 工作电源必须由被下载系统提供）的配置和编程下载。 对于低压 FPGA/CPLD， （如EP1K30/50/100、EPF10K30E 等，都是 2.5V 器件） ，下载接口座必须是另一座：ByteBlasterMV。注意，对于 GW48-GK/PK，只有一个下载座：ByteBlasterMV，是通用的。(4)混合工作电压使用：对于低压 FPGA/
10、CPLD 目标器件，在 GW48 系统上的设计方法与使用方法完全与 5V 器件一致，只是要对主板的跳线作一选择（对 GW48-GK/PK 系统不用跳线）：JVCC/VS2：跳线 JVCC（GW48 GK/PK 型标为“VS2” ）对芯片 I/O 电压 3.3V(VCCIO)或5V（ VCC）作选择，对 5V 器件，必须选“5.0V ”。例如，若系统上插的目标器件是 EP1K30/50/100或 EPF10K30E/50E 等，要求将主板上的跳线座“JVCC ”短路帽插向“3.3V”一端；将跳线座“JV2”短路帽插向“+2.5V ”一端（如果是 5V 器件，跳线应插向“5.0V ”） 。（5）并
11、行下载口 ：此接口通过下载线与微机的打印机口相连。来自 PC 机的下载控制信号和CPLD/FPGA 的目标码将通过此口，完成对目标芯片的编程下载。编程电路模块能自动识别不同的CPLD/FPGA 芯片，并作出相应的下载适配操作。（6）键 1键 8 ：为实验信号控制键，此 8 个键受“多任务重配置”电路控制，它在每一张电路图中的功能及其与主系统的连接方式随 SW9 的模式选择而变，使用中需参照第二节中的电路图。（7）键 9键 12 ：实验信号控制键（仅 GW48GK/PK 型含此键）此 4 个键不受“多任务重配置”电路控制，使用方法参考“实验电路结构 NO.5” 。（8） 数码管 18/发光管 D
12、1D16 ：也受“多任务重配置”电路控制，它们的连线形式也需参照第二节的电路图。（9） 数码管 914/发光管 D17D22 ：不受“多任务重配置”电路控制（仅 GW48GK/PK 型含此发光管） ，它们的连线形式和使用方法参考“实验电路结构 NO.5” 。（10） “时钟频率选择”P1A/JP1B/JP1C ：为时钟频率选择模块。通过短路帽的不同接插方式，使目标芯片获得不同的时钟频率信号。对于“CLOCK0”JP1C，同时只能插一个短路帽，以便选择输向“CLOCK0”的一种频率：信号频率范围： 1Hz 50MHz（对 GW48-CK 系统）信号频率范围： 0.5Hz 50MHz（对 GW48
13、-GK 系统）信号频率范围： 0.5Hz 100MHz（对 GW48-PK 系统）,由于 CLOCK0 可选的频率比较多，所以比较适合于目标芯片对信号频率或周期测量等设计项目的信号输入端。JP1B 分三个频率源组，即如系统板所示的“高频组” 、 “中频组”和“低频组” 。它们分别对应三组时钟输入端。例如，将三个短路帽分别插于 JP1B 座的 2Hz、1024Hz 和 12MHz；而另三个短路帽分别插于 JP1A 座的 CLOCK4、CLOCK7 和 CLOCK8，这时，输向目标芯片的三个引脚：CLOCK4、CLOCK7 和 CLOCK8分别获得上述三个信号频率。需要特别注意的是，每一组频率源及
14、其对应时钟输入端，分别只能插一个短路帽。也就是说，通过 JP1A/B 的组合频率选择，最多只能提供三个时钟频率。注意，对于 GW48-GK/PK 系统，时钟选择比较简单：每一频率组仅接一个频率输入口，如低频端的 4个频率通过短路帽，可选的时钟输入口仅为 CLOCK2，因此对于 GW48-GK/PK，总共只有 4 个时钟可同时输入 FPGA：CLOCK0、CLOCK2、CLOCK5、CLOCK9。（11）扬声器 S1：目标芯片的声讯输出，与目标芯片的“SPEAKER”端相接，即 PIO50。通过此口可以进行奏乐或了解信号的频率。（12） PS/2 接口：通过此接口，可以将 PC 机的键盘和/或鼠标与 GW48 系统的目标芯片相连，从而完成 PS/2 通信与控制方面的接口实验，GW48-GK/PK 含另一 PS/2 接口，参见实验电路结构 NO.5。（13）VGA 视频接口：通过它可完成目标芯片对 VGA 显示器的控制。(14) 单片机接口器件：它与目标板的连接方式也已标于主系统板上：连接方式可参见附图 2-13。6注意 1，对于 GW48-GK/PK 系统，实验板左侧有一开关，向上拨，将 RS232 通信口直接与 FPGA 的PIO31 和 PIO30 相接；向下拨则与 89C51 单片机的
