《Verilog_HDL设计初步PPT课件》由会员分享，可在线阅读，更多相关《Verilog_HDL设计初步PPT课件（48页珍藏版）》请在金锄头文库上搜索。
1、1,第4章 Verilog HDL设计初步,2,4.1 组合电路的Verilog HDL描述,4.1.1 4选1多路选择器及其Verilog HDL描述1,3,4.1.1 4选1多路选择器及其Verilog HDL描述1,4,4.1 组合电路的Verilog HDL描述,4.1.1 4选1多路选择器及其Verilog HDL描述1,5,4.1 组合电路的Verilog HDL描述,4.1.1 4选1多路选择器及其Verilog HDL描述1,6,4.1 组合电路的Verilog HDL描述,4.1.2 4选1多路选择器及其Verilog HDL描述2,7,4.1 组合电路的Verilog HD
2、L描述,4.1.2 4选1多路选择器及其Verilog HDL描述2,1按位逻辑操作符,A=1b0; B=1b1; C3:0=4b1100; D3:0=4b1011; E5:0=6b010110;,8,4.1 组合电路的Verilog HDL描述,4.1.2 4选1多路选择器及其Verilog HDL描述2,2等式操作符,A=4b1011; B=4b0010; C=4b0z10; D=4b0z10;,9,4.1 组合电路的Verilog HDL描述,4.1.2 4选1多路选择器及其Verilog HDL描述2,3assign连续赋值语句,assign 目标变量名 = 驱动表达式;,assign
3、 DOUT = a ,assign DOUT = a ,10,4.1 组合电路的Verilog HDL描述,4.1.2 4选1多路选择器及其Verilog HDL描述2,4wire定义网线型变量,wire 变量名1，变量名2，. . . ; wire msb:lsb 变量名1，变量名2，. . . ;,wire 7:0 a ；,wire Y = tmp1 tmp2;,wire tmp1,tmp2; assign Y = tmp1 tmp2;,5注释符号,11,4.1 组合电路的Verilog HDL描述,4.1.3 4选1多路选择器及其Verilog HDL描述3,12,4.1 组合电路的Ve
4、rilog HDL描述,4.1.3 4选1多路选择器及其Verilog HDL描述3,1if_else条件语句,if (S) Y = A; else Y = B;,if (S) Y=A; else begin Y=B; Z=C; Q=1b0; end,（1）阻塞式赋值。 “=”,2过程赋值语句,（2）非阻塞式赋值。,3数据表示方式,13,4.1 组合电路的Verilog HDL描述,4.1.4 4选1多路选择器及其Verilog HDL描述4,14,4.1 组合电路的Verilog HDL描述,4.1.5 简单加法器及其Verilog HDL描述,1. 半加器描述,15,4.1 组合电路的Ve
5、rilog HDL描述,4.1.5 简单加法器及其Verilog HDL描述,1. 半加器描述,16,4.1 组合电路的Verilog HDL描述,4.1.5 简单加法器及其Verilog HDL描述,1. 半加器描述,17,4.1 组合电路的Verilog HDL描述,4.1.5 简单加法器及其Verilog HDL描述,1. 半加器描述,18,4.1 组合电路的Verilog HDL描述,4.1.5 简单加法器及其Verilog HDL描述,1. 半加器描述,19,4.1 组合电路的Verilog HDL描述,4.1.5 简单加法器及其Verilog HDL描述,1. 半加器描述,20,4
6、.1 组合电路的Verilog HDL描述,2. 全加器顶层文件设计,21,4.1 组合电路的Verilog HDL描述,2. 全加器顶层文件设计,Verilog中元件例化语句的结构比较简单，一般格式如下： : （ .例化元件端口（例化元件外接端口名）,.）;,22,4.1 组合电路的Verilog HDL描述,3. 8位加法器描述,23,4.1 组合电路的Verilog HDL描述,3. 8位加法器描述,24,4.2 时序电路的Verilog HDL描述,4.2.1 边沿触发型D触发器及其Verilog描述,25,4.2 时序电路的Verilog HDL描述,4.2.1 边沿触发型D触发器及
7、其Verilog描述,26,4.2 时序电路的Verilog HDL描述,4.2.2 电平触发型锁存器及其Verilog描述,27,4.2 时序电路的Verilog HDL描述,4.2.2 电平触发型锁存器及其Verilog描述,28,4.2 时序电路的Verilog HDL描述,4.2.3 含异步清0和时钟使能结构的D触发器及其Verilog描述,29,4.2 时序电路的Verilog HDL描述,4.2.3 含异步清0和时钟使能结构的D触发器及其Verilog描述,30,4.2 时序电路的Verilog HDL描述,4.2.4 含同步清0结构的D触发器及其Verilog描述,31,4.2
8、时序电路的Verilog HDL描述,4.2.4 含同步清0结构的D触发器及其Verilog描述,32,4.2 时序电路的Verilog HDL描述,4.2.5 含异步清0的锁存器及其Verilog描述,33,4.2 时序电路的Verilog HDL描述,4.2.5 含异步清0的锁存器及其Verilog描述,34,4.2 时序电路的Verilog HDL描述,4.2.6 Verilog的时钟过程描述注意点,35,4.2 时序电路的Verilog HDL描述,4.2.6 Verilog的时钟过程描述注意点,36,4.2 时序电路的Verilog HDL描述,4.2.7 异步时序电路,37,4.2
9、 时序电路的Verilog HDL描述,4.2.7 异步时序电路,38,4.3 计数器的Verilog HDL设计,4.3.1 4位二进制加法计数器及其Verilog描述,39,4.3 计数器的Verilog HDL设计,4.3.1 4位二进制加法计数器及其Verilog描述,40,4.3 计数器的Verilog HDL设计,4.3.1 4位二进制加法计数器及其Verilog描述,41,4.3.2 功能更全面的计数器设计,42,4.3 计数器的Verilog HDL设计,4.3.2 功能更全面的计数器设计,43,4.3 计数器的Verilog HDL设计,4.3.2 功能更全面的计数器设计,4
10、4,习 题,4-1 举例说明，Verilog HDL的操作符中，哪些操作符的运算结果总是一位的。 4-2 wire型变量与reg型变量有什么本质区别，它们可用于什么类型语句中？ 4-3 阻塞赋值和非阻塞赋值有何区别？ 4-4 举例说明，为什么使用条件叙述不完整的条件句能导致产生时序模块的综合结果？ 4-5 用Verilog设计一个3-8译码器，要求分别用case语句和if_else语句。比较这两种方式。 4-6图4-27所示的是双2选1多路 选择器构成的电路MUXK。对于其 中MUX21A，当s=0和s=1时， 分别有y=a和y=b。试在一个模块 结构中用两个过程来表达此电路。,45,习 题,
11、4-7 给出1位全减器的VHDL描述。要求： （1）首先设计1位半减器，然后用例化语句将它们连接起来，图4-28中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。 （2）根据图4-28设计1位全减器。 （3）以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计。,4-8 给出一个4选1多路选择器的Verilog描述。此器件与图4-1类似，但选通控制端有4个输入：S0、S1、S2、S3。当且仅当S0=0时：Y=A；S1=0时：Y=B；S2=0时：Y=C；S3=0时：Y=D。,46,习 题,4-9 把例4-21改成一异步清0，同步时
12、钟使能和异步数据加载型8位二进制加法计数器。图4-27 含2选1多路选择器的模块 4-10 分频方法有多种，最简单的是二分频和偶数分频甚至奇数分频，这用触发器或指定计数模的计数器即可办到。但对于现场实现指定分频比或小数分频率的分频电路的设计就不是很简单了。 试对习题4-9的设计稍作修改，将其进位输出COUT与异步加载控制LOAD连在一起，构成一个自动加载型16位二进制数计数器，也即一个16位可控的分频器，给出其Verilog表述，并说明工作原理。设输入频率fi=4MHz，输出频率fo=516.51Hz（允许误差0.1Hz）， 16位加载数值=？。,47,习 题,4-11 根据图4-29，写出顶层文件 MX3256.v的Verilog HDL设计文件。,4-12 用Verilog设计一个功能类似74LS160的计数器。 4-13 给出含有异步清零和计数使能的16位二进制加减可控计数器的Verilog HDL描述。,48,4-14 分别给出以下6个RTL图的Verilog描述，注意其中的D触发器和锁存器的表述。,
