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1、实验报告基 于 VHDL 的 万 年 历 设 计 学号： 姓名：吉光宇 班级：13电信一：实验目的、设计具有如下功能的万年历： （1）能进行正常的年、月、日和时、分、秒的日期和时间计时功能，按键KEY1用来进行模式切换，当KEY1=1时，显示年、月、日；当KEY1=0时，显示时、分、 秒。 （2）能利用实验系统上的按键实现年、月、日和时、分、秒的校对功能。 （3）用层次化设计方法设计该电路，编写各个功能模块的程序。（4）仿真报时功能，通过观察有关波形确认电路设计是否正确。 （5）完成电路设计后，用实验系统下载验证设计的正确性。二：实验原理、1.按照模块化的设计思想，要实现万年历的基础功能，必定
2、要包含年、月、日和时、分、秒的功能模块，其中秒和分可以用六十进制计数器来实现，时用二十四进制计数器实现，月用十二进制计数器来实现，年的低两位和高两位都是一百进制计数器，比较特殊的是天的计数器，因为它有四种情况，大月三十一天，小月三十天，平年二月二十八天，闰年二月有二十九天，所以年和月的模块对天的计数都有影响，需要从年和月的输出端引出控制信号来控制天的计数。同时每个计数器都有显示输出端和进位输出端，同时低级别（如秒）的进位输出要给较高级别（如分）的时钟输入端，以此类推，采用串行工作方式进行连接。从而完成了基础的计时和显示的功能。 再按照由基础功能到增强功能的设计思路，要实现校时功能，要在之前电路
3、的基础之上增加一个校时控制模块，增加两个按键来实现控制，按键1来选择校对哪一个模块，按键2选择校对到何值检测到按键2的一个上升沿，对应的计数器加1。除此之外还需要有显示模式的切换的功能，需要增加一个模式切换的控制模块，通过增加一个按键3来实现控制，是显示年月日还是时分秒。三.实验说明万年历的设计思路与多功能时钟的设计思路相似。多功能时钟的各功能模块及相互之间的连接如下图1所示 图1多功能时钟系统原理框图 年、月、日和时、分、秒的显示格式如图2所示。年、月、日同时显示，时、分、秒同时显示，通过显示模式切换来分别显示。 年/时 月/分 日/秒 图2万年历显示格式四.实验原理图万年历时分秒部分的原理
4、图如下图所示，年月日部分与之同理，通过控制可以进行切换。译码驱动译码驱动译码驱动译码驱动译码驱动译码驱动时十位计数时个位计数分十位计数分个位计数秒十位计数秒个位计数校时控制电路校分控制电路分频器电路分频器电路晶体振荡器电路1HZ图3万年历实验原理图图4万年历实验结构框图图5万年历实验结构局部图原理图说明： 如图4、5所示，K1键是选择万年历工作的模式，K2键提供上升沿（时钟功能）来使各计数模块加一，从而实现校时的功能。LED灯起指示作用。 模式0：正常计时显示 -K1不按，LED1到LED5都不亮 模式1：调整分增加 -K1按下一次，LED1亮其余四个不亮 模式2：调整时增加 - K1按下两次
5、，LED2亮其余四个不亮 模式3：调整日增加 - K1按下三次，LED3亮其余四个不亮 模式4：调整月增加 - K1按下四次，LED4亮其余四个不亮 模式5：调整年增加 - K1按下五次，LED5亮其余四个不亮 CLK是外部1Hz输入时钟，作为秒的时钟输入，驱动整个万年历工作运行。 K3键是显示模式的选择，显示时分秒时，LEDSHUCHUMOSHI指示灯亮，显示年月日时，LEDSHUCHUMOSHI指示灯灭。4.工作过程 当1Hz时钟信号从CLK输入端输入时，K1,K2,K3都没有按下时，系统从零（闰年）开始处于正常的计时模式，显示时分秒部分，LEDSHUCHUMOSHI指示灯亮。低位计满归零
6、并且向高位进1，如果月份是二月，则天计满29就向月进1。如果按下按键3，LEDSHUCHUMOSHI指示灯不亮，显示年月日部分。如果此时按一下按键1，那么万年历停止计时，工作于模式1，再通过按键2对分进行校时，通过同样的方法可以对时、日、月、年进行校时。当校时完毕，需要万年历重新计时工作时，通过按下键1使LED1到LED5都不亮时，系统工作与正常计时模式。五、实验结果4.1VHDL程序与仿真4.1.1秒与分模块秒与分模块为六十进制的计数器源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;EN
7、TITY CNT60 ISPORT(CLK:IN STD_LOGIC;Q1,Q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END CNT60;ARCHITECTURE ONE OF CNT60 ISSIGNAL Q11,Q22:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THENQ11=Q11+1;IF Q11=9 THEN Q110);Q22=Q22+1;END IF;IF Q22=5 AND Q11=9 THEN Q22=0
8、000;Q11=0000;COUT=1;ELSE COUT=0;END IF;END IF;END PROCESS;Q1=Q11;Q2=Q22;END;仿真结果：图6 60进制计数器仿真图如上图所示当Q1、Q2计满60时，Q1、Q2都归零同时有一个进位输出脉冲，完成了六十进制计数器的功能，设计正确。4.1.2小时模块时模块为24进制计数器。源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT24 ISPORT(CLK:IN STD_LOGIC; Q1,Q2:OUT STD_
9、LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END CNT24;ARCHITECTURE ONE OF CNT24 ISSIGNAL Q11,Q22:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THENQ11=Q11+1;IF Q11=9 THEN Q110);Q22=Q22+1;END IF;IF Q22=2 AND Q11=3 THEN Q22=0000;Q11=0000;COUT=1;ELSE COUT=0;END IF;END IF;END
10、 PROCESS;Q1=Q11;Q2=Q22;END;仿真结果： 图7 24进制计数器仿真图如上图所示当Q1、Q2计满24时，Q1、Q2都归零同时有一个进位输出脉冲，完成了六十进制计数器的功能，设计正确。4.1.3日（天）模块日模块有四种情况，大月为31进制计数器，小月为30进制计数器，平年二月为28进制计数器，闰年二月为29进制计数器，需要有一个二位判断输入信号来进行进制数的选择。源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DAY ISPORT( PANDUAN :IN
11、 STD_LOGIC_VECTOR(1 DOWNTO 0);-两位判断输入信号 CLK :IN STD_LOGIC; CQ1 :OUT STD_LOGIC_VECTOR (3 DOWNTO 0); CQ2 :OUT STD_LOGIC_VECTOR (3 DOWNTO 0); COUT :OUT STD_LOGIC);END;ARCHITECTURE ONE OF DAY ISSIGNAL CQ3,CQ4:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL PAN:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINPROCESS(CLK,PANDUAN)B
12、EGINIF CLKEVENT AND CLK=1 THEN -上升沿CQ3=CQ3+1;IF CQ3=9 THEN CQ30);CQ4=CQ4+1;END IF;PANIF CQ3=0001 AND CQ4=0011 -判断信号为00时为31进 THEN CQ3=0001;CQ4=0000;COUT=1; - 制计数器ELSE COUTIF CQ3=0000 AND CQ4=0011 -判断信号为01时为30进THEN CQ3=0001;CQ4=0000;COUT=1; - 制计数器ELSE COUTIF CQ3=1000 AND CQ4=0010 -判断信号为10时为28进THEN CQ3=0001;CQ4=0000;COUT=1; - 制计数器ELSE COUTIF CQ3=1001 AND CQ4=0010 -判断信号为11时为29进THEN CQ3=0001;CQ4=0000;COUT=1; - 制计数器 ELSE COUTNULL;END CASE;END IF;CQ1=CQ3; CQ2=CQ4;END PROCESS;END;仿真结果：图8
