EDA实验报告打印部分

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1、实验一 全加器设计六、实验步骤1、为本项工程设计建立文件夹 ：文件夹取名为 ghch，路径为 d:ghch。2、建立原理图文件工程和仿真原理图编辑输入流程如下：1） 打开原理图编辑窗。打开 Quartus，选菜单 Filenew，选择原理图文件编辑输入项 Block Diagram/Schematic File，按 OK 键。2） 建立一个初始化原理图。在编辑窗口点击右键，在弹出菜单中选择输入元件项 InsertSymbol,将元件调入原理图编辑窗口中3） 原理图文件存盘。选择菜单 FileSave As,将此原理图存于刚才建立的目录d:ghch 中，取名为 h_adder.bdf。4） 建立

2、原理图文件为顶层设计工程。然后将此文件 h_adder.bdf 设定为工程。5） 绘制半加器原理图。将元件放入原理图编辑窗口，按图 1 接好电路。6） 仿真测试半加器。全程编译后，打开波形编辑器。选择 Filenew 命令，在New 窗口中选择 Vector Waveform File 选项。设置仿真时间区域，编辑输入波形，仿真器参数设置，启动仿真器，观察仿真结果。3、将设计项目（一位半加器）设置成可调用的元件为了构成全加器的顶层设计，必须将以上设计的半加器 h_adder.bdf 设置成课调用的底层元件。在半加器原理图文件处于打开的情况下，选择菜单FileCreate/UpdateCreat

3、e Symbol Files for Current File，即可将当前电路图变成一个元件符号存盘，以便在高层次设计中调用。图 3 半加器示意图图 1 半加器 h_adder 电路半加器仿真4、设计全加器顶层文件为了建立全加器顶层文件，必须再打开一个原理图编辑窗口，方法同前。1) 选择菜单 FilenewBlock Diagram/Schematic File，将其设置成新的工程，命名为 f_adder.bdf。2) 在打开的原理图编辑窗口中，双击鼠标，选择 Project 下先前生成的元件h_adder 和若干元器件，按图 2 连接好一位全加器电路图。3) 仿真测试全加器。全程编译后，打开

4、波形编辑器。选择 Filenew 命令，在New 窗口中选择 Vector Waveform File 选项。设置仿真时间区域，编辑输入波形，仿真器参数设置，启动仿真器，观察仿真结果。图 4 一位全加器示意图图 4 一位全加器示意图一位全加器的仿真波形图4）仿真成功后得到了预期的设计效果后，将引脚锁定。方法如下：选择assignment 中的 pins，将 To 栏的信号锁定到相应的 Location 引脚列中。引脚号对应关系可以从实验手册中查找，结果如图所示：5）引脚锁定以后，再编译全程编译一次，然后编程下载，选择Tools-programmer菜单，设计好编程硬件后点击Start开始下载。

5、 6）下载成功后在硬件上检测设计思路的是否正确。 七 、硬件测试结果 实验开关 K1，K2，K3 打开和关闭后 LED 灯可以按照表格要求亮暗，实验成功。 实验二 模可变计数器设计（四）实验程序module count (clk,m,en,rst,SG,sel,led );input clk,m,en,rst;/output 11:0 q;output 7:0 SG;output 2:0 sel;output 0:0 led;(* synthesis, keep *) reg clk1;(* synthesis, keep *)wire 3:0 gw,sw,bw;reg 3:0a;reg 0:

6、0 led;reg 11:0 q;reg 11:0 model;reg 7:0 cnt,SG;reg 2:0 sel;always (posedge clk)begin cnt=cnt+1; if (cnt=200) begin clk1=1b1; cnt=0; endelse clk1=1b0;end /120 分频，CLK 为数码管扫描频率，CLK1 为计数频率always (posedge clk)beginif (selNew- Verilog HDL File，点击OK 后在打开的界面下输入已经设计好的程序。 （3）输入完程序后，保存文件选择菜单File-Save as,将文件保存到

7、工程文件夹中，文件名不能含有中文字符，最好与程序实体名一样。 （4）保存好文件后，一般会提示是否新建一个工程，选择是，如果没有就在菜单打开File-New project Wizard项，将出现工程项目建立向导。 （5）按照工程项目向导提示设计好工程中要用到的文件放到同一个工程文件夹中，选择实验中用到的芯片和第三方工具（一般默认EDA自带的工具箱，在这里不做任何选择） 。 （6）完成工程项目建立后选择processing-start compilation或选择 按钮开始全程编译，如果编译过程中出现错误或警告提示，则双击错误或警告提示就可以找到该错误或警告在设计文件的位置。 （7）在完成设计输

8、入和综合编译以后，可以通过时序仿真来检查设计是否符合要求，这里我们可以通过建立波形文件（.vmf） 。在选择File-New-Vetor Waveform File项后选择OK。 （8）设计 Edit 栏选择 End Time 设计时间为 50 us ，在 View-ulitity windows 中选择 Node Finder 或按 Alt+1,然后将所有的输入输出拖到波形文件中，设计好输入时序和输出方式后保存文件。选择 processing 栏中的 Start simulation 或选择 按钮开始波形仿真。 （9）仿真成功后得到了预期的设计效果后，将引脚锁定。方法如下：选择assignm

9、ent 中的 pins，将 To 栏的信号锁定到相应的 Location 引脚列中。引脚号对应关系可以从实验手册中查找，结果如图所示：（10）引脚锁定以后，再编译全程编译一次，然后编程下载，选择Tools-programmer菜单，设计好编程硬件后点击Start开始下载。 （11）下载成功后在硬件上检测设计思路的是否正确。（六）仿真波形编译仿真前波形设置，即输入设置：仿真结果：此时 M=0，计数值 q 到 111 变重新开始计数。此时 M=1，计数值 q 到 8 变重新开始计数。图中四个输入：clk 为时钟频率， en 为与能端，高电频有效， rst 为复位控制，低电频有效， m 为模值改变，

10、m=0 ，表示模值为 111，m=1，表示模值为 8。输出 q 表示计数，实验成功。（7） 硬件测试结果实验中调节 K1 打开为高电频，K2 调节模值，并按下复位键开始计数，可以看到数码管上有数字在增加，当 K2 关闭，计数到 111 后重新 0 开始计数，当 K2 打开，计数到 8 后重新 0 开始计数。实验成功。实验三 序列信号发生和检测计设计五 实验程序module x (clk,f,m,clr1,clr2,ld,s); input clk,clr1,clr2,ld;output f,m;output 4:0 s;reg f,m;reg 2:0 q2;reg 4:0 z,s;reg 15

11、:0 wo;parameter 15:0 xulie=16b1011101000111011; /要产生的序列parameter 4:0 q1=5b11101; /要检测的序列always (posedge clk,negedge clr1)if (clr1) fNew- Verilog HDL File，点击OK 后在打开的界面下输入已经设计好的程序。 （3）输入完程序后，保存文件选择菜单File-Save as,将文件保存到工程文件夹中，文件名不能含有中文字符，最好与程序实体名一样。 （4）保存好文件后，一般会提示是否新建一个工程，选择是，如果没有就在菜单打开File-New projec

12、t Wizard项，将出现工程项目建立向导。 （5）按照工程项目向导提示设计好工程中要用到的文件放到同一个工程文件夹中，选择实验中用到的芯片和第三方工具（一般默认EDA自带的工具箱，在这里不做任何选择） 。 （6）完成工程项目建立后选择processing-start compilation或选择 按钮开始全程编译，如果编译过程中出现错误或警告提示，则双击错误或警告提示就可以找到该错误或警告在设计文件的位置。 （7）在完成设计输入和综合编译以后，可以通过时序仿真来检查设计是否符合要求，这里我们可以通过建立波形文件（.vmf） 。在选择File-New-Vetor Waveform File项后

13、选择OK。 （8）设计 Edit 栏选择 End Time 设计时间为 50 us ，在 View-ulitity windows 中选择 Node Finder 或按 Alt+1,然后将所有的输入输出拖到波形文件中，设计好输入时序和输出方式后保存文件。选择 processing 栏中的 Start simulation 或选择 按钮开始波形仿真。 （9）仿真成功后得到了预期的设计效果后，将引脚锁定。方法如下：选择assignment 中的 pins，将 To 栏的信号锁定到相应的 Location 引脚列中。引脚号对应关系可以从实验手册中查找，结果如图所示：（10）引脚锁定以后，再编译全程编

14、译一次，然后编程下载，选择Tools-programmer菜单，设计好编程硬件后点击Start开始下载。 （11）下载成功后在硬件上检测设计思路的是否正确。（七）仿真波形编译仿真前波形设置，即输入设置：仿真结果：由图知四个输入 clk 为 1HZ 频率， clr1， clr2 为控制开关高电频正常工作，低电频载入数据， ld 计数开关，低电频正常计数监测。输出 f 为当前正在载入的序列值， m 为监测到序列 11101 后为高电频，z,s 显示正在检测的序列。图可见，当 z,s 为 11101 时，m 为高电频，仿真成功。（八）硬件测试结果实验开始按下复位键 s1,s2，打上开关 K3 载入数

15、据，再打下开关 K3，开始正常工作，可以看到第七个 LED 显示 f，前五个 LED 分别显示正在检测序列的五位，第八位显示 m 的值。当第八位 LED 亮时，前五位 LED 显示正好是 11101，经过实验代码调整，本实验在第八个 LED 不亮时，前五位全部不亮，当当第八位 LED 亮时，前五位 LED 显示 11101，即亮亮亮暗亮。实验成功。 实验四交通灯控制器设计(四) 实验程序module traffic (S,clk,LED,COUNTER,LED1,sel); input clk; reg CPB; /时钟input S; output 2:0 sel;reg 2:0 sel; /指明乡村路口是否有汽车的通行信号reg 3:0a;output 5:0 LED; /信号灯的显示output 7:0 LED1; /显示时间的十位output 8:0 COUNTER; /数码的显示reg 5:0 LED;reg 7:0 COUNTER;reg 7:0 LED1;reg 35:0i;reg flag1;reg flag2; reg 7:0 cnt; initialbeginflag2=b0;flag1=b0;COUNTER7:0=D60;LED5:0New- Verilog HD