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1、,半导体器件原理,南京大学,Chapter 10 双极型器件的补充 一、双极型器件的设计 二、双极型器件的性能参数,半导体器件原理,南京大学,一、双极型器件的设计 1.发射区的设计 2.基区的设计 3.集电区的设计 4.现代双极型晶体管的结构,半导体器件原理,南京大学,一般设计：减少内在电阻与电容 特殊设计：满足特殊电路要求 1。 发射区的设计 发射区参数影响基区电流，而对集电极电流无影响。但一般而言，并不采用该方法来改变基区电流。 在数字电路中，只要电流增益不太低或基区电流不特别高，器件参数并不明显依赖于基区电流。 对逻辑电路而言，只要电流增益足够大，基区电流的重复性要较其大小更重要。,半导
2、体器件原理,南京大学,半导体器件原理,南京大学,调节基区电流而改变发射结的工艺过程均会影响其它器件参数。 一般固定发射结工艺，通过独立改变基区和集电区的设计来改进器件和电路参数，不影响基区电流。,发射结的设计目标：获得一低而稳定的基区电流的同时，尽可能的减小发射结的电阻。 （1）扩散或离子注入加扩散的发射区 预掺杂加热扩散，一般采用As（N）以获得陡峭的掺杂、浅发射结以获得薄的本征基区。,半导体器件原理,南京大学,采用金属硅化物做欧姆接触，将有助于减小发射结宽度，而当发射结宽度小于少子扩散长度时，基区电流随1/WE而增大，导致基区电流和电流增益随发射结的接触工艺而变化。 扩散的发射结不适合于基
3、区宽度小于100 nm的器件工艺（将导致非可控和重复的基区电流特性）。,（2）多晶硅发射结 小于100 nm基区的器件一般采用多晶硅栅。 25 nm的发射结深度，可以获得50 nm左右的基区宽度（发射结电容小于扩散结的1/3）,半导体器件原理,南京大学,发射结的工艺设计：减小发射结串联电阻和足够大的发射结反向击穿电压，以及理想的基区特性。,半导体器件原理,南京大学,半导体器件原理,南京大学,2。 基区的设计 发射区参数决定基区电流，基区参数决定集电极电流。 双极电路的性能主要由集电流决定，而不是基区电流。 只要电流增益足够大，对多晶硅发射结而言，器件的设计与优化重点在本征基区或本征基区与集电区
4、。 （1）集电极电流密度与基区薄层电阻率的关系,半导体器件原理,南京大学,（2）本征基区的掺杂分布,半导体器件原理,南京大学,（3）准中性基区的电场,半导体器件原理,南京大学,小电流下准中性基区的电场: 重掺杂效应导致电场倾向于补偿由于掺杂分布引起的电场。 漂移晶体管原理在现代薄基区双极型晶体管的设计中的作 用较在宽基区晶体管设计中减小很多。,半导体器件原理,南京大学,（4）基区渡越时间（另一种解释）,半导体器件原理,南京大学,（5）SiGe基区 基区集电结具有最大的Ge组份，而近发射结具有最小的锗组份，以最大化电子的漂移电场。通常的SiGe双极型晶体管是基区带隙渐变的晶体管。,半导体器件原理
5、,南京大学,特点： （1）高发射效率（高势垒对注入到发射区的少子的阻挡作用） （2）低基区电阻（由于（1）可对基区重掺杂，而不影响发射效率） （3）低的发射极电流集边效应（由于低的发射结电压） （4）改进频率特性（由于（1）与（2） （6）较高的工作温度。 制备：外延生长技术。 结构：缓变基区：产生内建电场。 双异质结结构：宽发射与集电极。,正向偏置下的HBT,半导体器件原理,南京大学,电流放大,半导体器件原理,南京大学,厄来电压,半导体器件原理,南京大学,半导体器件原理,南京大学,基区渡越,半导体器件原理,南京大学,半导体器件原理,南京大学,3。 集电区的设计,半导体器件原理,南京大学,共基
6、情形下的输入特性：,共射情形下的输出特性：,基区展宽效应,半导体器件原理,南京大学,集电区的设计要点: (1)减小串联电阻, 但集电区厚度对基区-集电极击穿电压和大电流下的集电极电流特性有较强的作用. (2)尽量减小寄生集电区的面积及其电容. (3)对一给定的非本征基区面积,寄生集电区的掺杂应尽可能的小, 以获得最小的电容和最大的非本征基区-集电极的反向击穿电压. 基区展宽效应较小时的集电极设计 要控制基区展宽效应, 集电极电流必须远小于最大电流密度,半导体器件原理,南京大学,必须增大集电区掺杂浓度, 以使集电极允许值不致过小. 这又将导致基区-集电结电容的增大以及基区-集电结的击穿,集电区的
7、设计必须进行优化和折衷. 基区-集电结击穿效应的折衷: 现代VLSI电路的工作电压为3-5V, 这足以导致双极型器件的基区-集电结的击穿. (1)减小掺杂浓度, 但将减小电流密度 (2)近基区-集电结的基区掺杂分布的设计 扩散或离子注入, 导致一逐渐减小的掺杂浓度分布, 减小近基区-集电结的基区电场.,半导体器件原理,南京大学,2)基区展宽效应较大时的集电极设计 实际的双极型器件的电流密度超过0.5mA/m2, 导致较大的基区扩展效应. 基区扩展效应导致多余的少数载流子存储在集电区中, 从而贡献于扩散电容. 这时, 扩散电容将限制电路速度和截止频率.减小扩散电容, 必须使存储在集电区中的少数载
8、流子最少. 除采用递减分布之外, 必须减小集电区层厚度(通过外延技术可以实现), 而这将导致基区-集电结的耗尽层电容的增加. (1)小电流下, 基区扩展效应可忽略, 薄集电区将导致电路速度的下降. (2)大电流下, 基区扩展效应较大, 薄集电区将导致电路速度的提高,半导体器件原理,南京大学,4。 现代双极型晶体管的结构 深沟隔离, 双多晶硅和自对准双极工艺,半导体器件原理,南京大学,(1)深沟隔离 以深沟隔离代替扩散隔离, 使隔离宽度大大减小. 并将大大减小集电极-衬底电容.但扩散由于工艺简单, 成本较低, 所以仍在很多双极器件中使用. (2)多晶硅栅 多晶硅栅允许较小的发射结深度, 使研制重
9、复性好的薄基区晶体管成为可能. (3)自对准多晶硅基区的接触 自对准多晶硅基区的接触使非本征基区的尺寸无须与金属电极匹配, 从而可以大大减小非本征基-集电结电容. 非本征基区可以不依赖于本征基区, 这将大大增大本征基区的设计与工艺窗口, 使薄基区晶体管更易实现.,半导体器件原理,南京大学,(4)基架集电极 基架集电区在本征基区的正下方较其周围有更高的掺杂浓度. 更高的掺杂浓度将最大减小基区扩展效应, 而低的寄生集电极掺杂浓度将减小基区-集电结电容. 通过离子注入可以实现.,(5)SiGe基双极晶体管,半导体器件原理,南京大学,半导体器件原理,南京大学,采用目前硅集成电路工艺; 速度提高80%
10、(210 GHz或更高)，功耗降低50%.,SiGe基晶体管,半导体器件原理,南京大学,二、双极型器件的性能参数 1.双极型器件的特点 2.数字双极型电路 3.数字双极型电路的优化 4.ECL电路中双极型器件的等比例缩小 5.模拟电路中双极型器件的优化,半导体器件原理,南京大学,双极型器件的优化会影响其它双极型器件的性能, 它是一折衷的过程. 优化过程应在电路或芯片水平上, 是一应用与环境的函数. 1。 双极型晶体管的特点,截止频率 优化双极型器件性能的最常用参数,半导体器件原理,南京大学,半导体器件原理,南京大学,半导体器件原理,南京大学,2. 数字双极型(反相)电路,Vin=Vref+(-
11、)V/2,半导体器件原理,南京大学,1) 逻辑门的延迟部分,半导体器件原理,南京大学,(1)渡越时间延迟 低电流下与IC无关, 高电流下(基区扩展时)随IC增大而增加. 在高性能数字电路设计中输运时间延迟是主要的延迟部分. (2)本征基区电阻延迟 低电流下与IC无关, 高电流下(基区扩展时),基区电阻减小,使之随IC增大而减小, 一般该延迟很小. (3)寄生电阻(发射与集电极)延迟 不依赖于工作电流, 一般很小.,半导体器件原理,南京大学,(4)负载电阻延迟 RL=V/IS 随开关电流而减小,ECL电路一般设计工作在较大电流下, 以减小负载电阻(电容)延迟 . (5)扩散电容延迟 CDE2IS
12、F/V 小电流下, F不依赖于工作电流, 该延迟与电流成正比 大电流下,基区扩展效应变得显著, F随工作电流增大, 扩散电容延迟与ISF成正比.,半导体器件原理,南京大学,延迟分成两部分: 与本征器件参数有关的延迟: 依赖于器件的结构参数. 与器件电路非本征参数有关的延迟: 与其物理结构和制备过程有关. 物理结构包含物理版图, 对相同的本征器件参数, 器件特性将依赖于布置与安排. (a)具有较小的基极-集电极面积, 从而具有较小的非本征结电容. 基区电流只能沿一个方向流动. 基区电阻较大 (b)具有较大的基极-集电极面积, 从而具有较大的非本征结电容. 基区电流可沿两个方向流动.基区电阻仅为(
13、a)的1/4.,2) 数字电路的器件结构和版图输出,半导体器件原理,南京大学,对低功率器件, 基区电阻的减小不足以补偿集电极电容的增加, 使电路速度变慢. 对大功率器件,基区电阻的减小足以补偿集电极电容的增加, 使电路速度变快.,半导体器件原理,南京大学,3. 数字电路中双极型器件的优化 由于双极型器件的仔细设计与集电极电流密切关联, 延迟对电流或功耗的依赖关系必须转变为对集电流的依赖关系. 1)数字电路的设计要点 (1)ECL电路中的所有器件中流过同样的电流密度. (2)ECL电路中具有较小的逻辑电压变化值(驱动芯片上的电路:400 mV;驱动芯片外的电路: 800 mV) (3)ECL电路
14、中逻辑电压变化值远小于CMOS器件中的情形(与其工作电压相当, 即使对0.1um的器件,电源电压为1.2V).这使双极型电路在驱动大的负载电容时具有较大的速度优势.,半导体器件原理,南京大学,A:功率*延迟优化; B:延迟(功率不太大); C:大的延迟,半导体器件原理,南京大学,2) 基区展宽效应明显时的器件优化 减小基区展宽, 提高器件速度(特别是在负载电阻较大时). (1)增加集电区掺杂 (2)减小集电区厚度 (3)增大发射结面积以减小集电结电流密度 (4)减小基区展宽会导致器件电容的增加,从而增大负载电阻的延迟时间. (5)如果基区展宽较显著, 门延迟对本征基区的厚度的依赖不再灵敏. (
15、6)如果基区展宽较显著并具有较大的负载电容, 减小器件电容并不能改进器件速度, 除非首先减小基区展宽效应.,半导体器件原理,南京大学,半导体器件原理,南京大学,3)基区展宽效应较小时的器件优化 基区展宽和负载电阻延迟较小时, 采用减小基区渡越时间和扩散电容部分, 以提高器件速度.,正向输运时间的最小化 发射结延迟时间 基区-集电结耗尽层输运时间 基区发射结耗尽层传输时间 基区渡越时间,半导体器件原理,南京大学,半导体器件原理,南京大学,4) 低功率延迟乘积的器件优化 低功率延迟的优化点: A. 低电流密度电路, 门延迟主要由负载电阻部分决定, 与以下电容有关: (1)基区集电结势垒层电容:减小集电极掺杂浓度, 但要控制基区的展宽, 必须保证一定的掺杂浓度. (2)基区发射结势垒层电容:减小本征基区掺杂浓度, 但必须相应增加基区宽度, 增大基区渡越时间延迟. 一般并不特别优化(除非减小发射区面积). (3)集电极衬底结电容: 降低衬底掺杂浓度和深沟隔离来代替P型扩散隔离. (4)负载电容: 互联电容和输入器件
