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1、1,超大规模集成电路与EDA技术,2,主要内容,什么是ASIC 数字ASIC的设计流程 EDA技术与现代数字系统设计 硬件描述语言(HDL) 一些基本概念,3,ASIC,ASIC(Application-Specific Integrated Circuit)，即专用集成电路； 是完成某一特定功能的IC，与通用集成电路相对应； 按规模分类：SSI、MSI、LSI、VLSI； 按制造方法分类：全定制、半定制、可编程器件等。,4,摩尔定律与ASIC,1965年美国硅谷仙童半导体公司的戈登.摩尔，从1959到1965年半导体工业发展的数据，归纳出集成电路上可容纳的晶体管数量，大约每隔1824个月就会
2、增长一倍。 半导体工业的发展也进一步地证实了这一结论。 1969年Intel 4位微处理器4004有2300只晶体管，104KHz。 1998年Intel推出的奔腾II，32位的处理器，有750万只晶体管，CPU 时钟450MHz，集成度提高来260倍，而时钟频率提高了4326倍。,5,摩尔定律,6,ASIC技术的优势(1),ASIC作为集成电路技术与特定用户的整机或系统技术紧密结合的产物，与通用集成电路相比，在构成电子系统时具有以下几个方面的优越性： 缩小体积、减轻重量、降低功耗； 提高可靠性，用ASIC芯片进行系统集成后，外部连线减少，因而可靠性明显提高；,7,ASIC技术的优势(2),易
3、于获得高性能，ASIC是针对专门应用而特别设计的；系统设计、电路设计、工艺设计之间紧密结合，这种一体化的设计有利于获得前所未有的高性能系统； 可增强保密性，电子产品中的ASIC芯片对用户来说相当于一个“黑匣子”，难于仿造； 在大批量应用时，可显著降低系统成本。,8,ASIC与FPGA,ASIC是全定制集成电路； FPGA是可编程集成电路，具有通用性； ASIC与FPGA设计有类似的流程与方法； ASIC设计需要有foundry的工艺库支持； FPGA芯片提供商会提供相应的底层单元； FPGA设计是ASIC设计之前的逻辑验证； ASIC更依赖于工艺。,9,SOC,在需求牵引和技术推动的双重作用下
4、，还出现了将整个系统集成在一个微电子芯片上的系统芯片(System On a Chip，简称SOC)概念； 系统级芯片是指综合数字和模拟技术，并将I/O、各种转换器件、存储器和MPU集成在同一封装内，能够高效实现特定功能的集成电路。,10,数字ASIC设计流程,11,系统级设计(1),数字系统设计的第一个阶段是提出设计需求，即需要完成什么功能； 系统控制、通信/数字信号处理算法？ 采用系统级仿真软件进行算法设计与验证 SPW、Cossap、SystemView、Matlab、C 得到所需功能的算法结构,12,系统级设计(2),SPW系统仿真图,13,硬件结构设计,根据系统仿真提出的算法，设计硬
5、件实现结构，进行硬件功能单元的划分，规划模块与模块之间的信号及其关系； 总体设计者需明确各个模块输入输出的信号特性、时序关序、信号正确判据，给出明确的设计规范； 为逻辑编写和测试向量的编写提供设计依据和规范。,14,TOP-DOWN设计思想,15,逻辑设计与功能仿真,根据所提出的硬件设计结构、接口关系，以及各个功能模块所需完成的功能，采用硬件描述语言(HDL)进行逻辑设计； 编写各个模块的测试向量； 对各个模块进行功能仿真(前仿真)； 全系统仿真调试； NC-Verilog、VCS、ModelSim,16,逻辑综合(1),综合：通过工具将HDL描述的模块转化为用门级网表表示的模块的过程； 综合
6、需要有foundry工艺库的支持； 综合目的：使设计在满足时序的前提下实现预期需要的功能； 综合需要有约束文件，时序、驱动能力、面积； Synopsys DC、Cadence BuildGates Synplify/FGPA Compiler II/Quartus II/ISE,17,逻辑综合(2),18,综合后验证,综合后需要满足时序要求，不能有violation； 综合后倒出综合后门级网表，以及带有延时信息的标准延时文件(SDF)； 进行综合后仿真，验证综合后逻辑； 如果仿真结果有问题，需要进一步更改综合约束文件，重新进行综合、仿真。必要时需要重新设计Verilog原始模块。,19,布局布
7、线及后仿真,把用综合器自动生成的门级网表，通过运行一个自动操作的布局布线工具，使其与具体的某种FPGA或某种ASIC工艺库器件对应起来，并加以连接的过程。 倒出布局布线后网表，工具会根据实际的连线信息，计算精确的信号延时，倒出标准延时文件(SDF)，可进行布线后仿真。 Synopsys Astro、Cadence Encounter、PKS,20,版图,布局布线的版图，经过反提网表后，进行DRC检查等规则检查、验证之后，倒出GDSII文件，即可给代工厂进行流片生产。 流片之后对芯片进行封装测试。,21,EDA技术(1),EDA(电子设计自动化)技术是现代电子学的标志，是指以计算机(主要是微计算
8、机和工作站)硬件和系统软件为基本工作平台，继承和借鉴前人在电路和系统、数据库、图形学、计算数学、优化理论等多学科的最新科技成果而研制成的商品化电子CAD通用支撑软件和应用软件包。旨在帮助电子设计工程师开发新的电子系统与电路、IC以及PCB产品。,22,EDA技术(2),EDA技术的蓬勃发展得益于两个原因，一是计算机硬、软件的完善和功能的迅速更新换代使得 EDA有了坚实的基础；另一个原因在于微电子产业的发展，使VLSI(超大规模集成电路)工艺逐渐成熟与稳定，从而促成了电路设计和版图设计可以独立进行，使设计工程师免除了对 IC底层设计和制造中的后顾之忧。,23,EDA技术(3),24,EDA与数字
9、系统设计,EDA技术的发展和普及给数字系统设计带来了革命性的变化； 传统的“固定功能集成块连线”的设计方法正逐步退出历史舞台； 基于芯片的设计方法正成为电子系统设计方法的主流； 设计人员只需输入系统的行为和功能描述，综合、优化、仿真及验证都通过计算机来自动完成,25,传统设计方法,查用器件手册； 选用合适的微处理器和电路芯片； 设计面包板和线路板； 调试； 定型； 设计复杂的系统(几十万门以上)极其困难,26,现代系统设计方法(1),选用合适的 EDA仿真工具； 选用合适电路图输入和HDL编辑工具； 逐个编写可综合HDL模块； 逐个编写HDL测试模块； 逐个做HDL 电路逻辑访真； 编写HDL
10、总测试模块； 做系统电路逻辑总仿真；,27,现代系统设计方法(2),选用合适的基本逻辑元件库和宏库； 租用或购买必要的IP核； 选用合适的综合器； 进行综合得到门级电路结构； 布局布线，得到时延文件； 后仿真； 定型，FPGA下载或ASIC投片。,28,主要复杂数字系统,嵌入式微处理机系统 数字信号处理系统 高速并行计算逻辑 高速通信协议电路 高速编码/解码、加密/解密电路 复杂的多功能智能接口 设计逻辑门数超过几万门达到几百甚至达几千万门的数字系统,29,EDA主要工具(1),系统仿真： SPW、Cossap、SystemView、Matlab、C 验证工具： Cadence LDV、VCS
11、、Modelsim、 综合工具： Design Compiler、BuildGates FPGA Compiler II、Synplify、QuartusII、ISE,30,EDA主要工具(2),布局布线工具： Astro、Silicon Ensemble -PKS、Encounter QuartusII、ISE 可制造性分析工具： Power Compiler、Voltage Storm Debug工具： Debussy,31,硬件描述语言(1),硬件描述语言(HDLHardware Description Language)是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言； 数字逻
12、辑电路设计者利用这种语言来描述自己的设计思想，然后利用EDA工具进行仿真，再自动综合到门级电路，再用ASIC和FPGA实现其功能。,32,硬件描述语言(2),硬件描述语言发展至今已有20多年的历史，并成功地应用于设计地各个阶段； 进入20世纪80年代后期，硬件描述语言向着标准化的方向发展。最终，VHDL和Verilog HDL语言适应这种趋势的要求，先后成为IEEE标准。 VHDL是在1987年成为IEEE标准，Verilog HDL则在1995年才正式成为IEEE标准。,33,硬件描述语言的特点,电路的逻辑功能容易理解； 便于计算机对逻辑进行分析处理； 把逻辑设计与具体电路的实现分成两个独立
13、 的阶段来操作； 逻辑设计与实现的工艺无关； 逻辑设计的资源积累可以重复利用(IP)； 可以由多人共同更好更快地设计非常复杂 的逻辑电路(几十万门以上的逻辑系统)。,34,Verilog HDL与VHDL的区别,Verilog HDL的特点： 较多的第三方工具的支持 语法结构比VHDL简单 学习起来比VHDL容易 仿真工具比较好使 测试激励模块容易编写,35,Verilog HDL与VHDL的区别,VHDL的特点： 比VerilogHDL早几年成为IEEE标准； 语法/结构比较严格，因而编写出的模块风格比较清晰； 比较适合由较多的设计人员合作完成的特大型项目(一百万门以上)。,36,Veril
14、og的发展史,Verilog HDL是在1983年由GDA(GateWay Design Automation)公司的Phil Moorby所创。Phi Moorby后来成为Verilog-XL的主要设计者和Cadence公司的第一个合伙人。 在19841985年间，Moorby设计出了第一个Verilog-XL的仿真器。 1986年，Moorby提出了用于快速门级仿真的XL算法。 1990年，Cadence公司收购了GDA公司 1991年，Cadence公司公开发表Verilog语言，成立了OVI(Open Verilog International)组织来负责Verilog HDL语言的发
15、展。 1995年制定了Verilog HDL的IEEE标准，即IEEE1364。,37,Verilog的发展过程,38,Verilog的应用方面,ASIC和FPGA设计师可用来编写可综合的代码。 描述系统的结构，做高层次的仿真。 验证工程师编写各种层次的测试模块对具体电路设计工程师所设计的模块进行全面细致的验证。 库模型的设计：可以用于描述ASIC 和FPGA的基本单元(Cell)部件，也可以描述复杂的宏单元(Macro Cell)。,39,主要概念(1),硬件语言与软件语言的区别 抽象级别,40,硬件语言与软件语言的区别,并行电路与顺序执行 模块实体引用与函数调用,41,抽象级(Levels
16、 of Abstraction),Verilog既是一种行为描述的语言也是一种结构描述语言。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别包括：,系统说明 -设计文档/算法描述 RTL/功能级 -Verilog 门级/结构级 -Verilog 版图/物理级 -几何图形,行为综合 综合前仿真 逻辑综合 综合后仿真 版图,42,抽象级(Levels of Abstraction),在抽象级上需要进行折衷,系统说明 -设计文档/算术描述 RTL/功能级 -Verilog 门级/结构级 -Verilog 版图/物理级 -几何图形,详细程度 低 高,输入/仿真速度 高 低,43,抽象级(Levels of Abstraction),Verilog可以在三种抽象级上进行描述,行为级 用功能块之间的数据流对系统进行描述 在需要时在函数块之间进行调度赋值。 RTL级/功能级 用功能块内部或功能块之间的数据流和控制信号描述系统 基于一个已定义的时钟的周期来定义系统模型 结构级/门级 用基本单元(primitive)或低层元件(compon
