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1、 . . . 基于VHDL的数字频率计的设计目 录第一章 概述11.1 设计概述11.2设计容11.3 设计原理11.4 设计功能2第二章 技术与开发工具32.1 VHDL简介32.1.1简介32.1.2 VHDL程序组成部分42.1.3 VHDL系统优势42.2 MAX+PLUS52.2.1 软件简介52.2.2 软件组成62.2.3设计流程7第三章 系统分析83.1数字频率计的设计任务及要求83.2 模块的划分83.3设计分析9第四章 各功能模块基于VHDL的设计104.1 时基产生与测频时序控制电路模块的VHDL源程序104.2 待测信号脉冲计数电路模块的VHDL源程序114.2.1 十
2、进制加法计数器的VHDL源程序114.2.2待测信号脉冲计数器的VHDL源程序124.3 锁存与译码显示控制电路模块的VHDL源程序134.3.1 译码显示电路的VHDL源程序134.3.2 锁存与译码显示控制模块的VHDL源程序144.4 顶层电路的VHDL源程序16第五章 数字频率计波形仿真185.1 时基产生与测频时序控制电路模块的仿真185.2 待测信号脉冲计数电路模块的仿真185.2.1 十进制加法计数器的仿真185.2.2待测信号脉冲计数器的仿真195.3 锁存与译码显示控制电路模块的仿真195.3.1 译码显示电路的仿真195.3.2 锁存与译码显示控制模块的仿真205.4 数字
3、频率计系统的仿真20结论22参考文献23摘要本文介绍了一种自顶向下分层设计多功能数字频率计的设计方法。该频率计采用VHDL硬件描述语言编程以MAX+PLUS为开发环境，极减少了硬件资源的占用。数字频率计模块划分的设计具有相对独立性，可以对模块单独进行设计、调试和修改，缩短了设计周期。该数字频率计的测量围为lHz1MHz，响应时间小于等于15秒；其测试结果由4只七段数码管稳定显示，测量误差小于等于1 。仿真波形与分析结果表明，所设计的电路通过硬件仿真能够满足数字频率计的功能要求，具有理论与实践意义，实现了电子电路自动化的过程。数字频率计模块划分的设计具有相对独立性，可以对模块单独进行设计、调试和
4、修改，缩短了设计周期。关键词：VHDL 数字频率计 EDA MAX+PLUS . . . . 基于VHDL的数字频率计的设计第一章 概述1.1 设计概述所谓频率，就是周期信号在单位时间（1s）里变化的次数。本数字频率计的设计思路是：(1) 根据频率计的测频原理，可以选择合适的时基信号对输入被测信号脉冲进行计数，实现测频的目的。(2) 根据数字频率计的基本原理，本文设计方案的基本思想是分为三个模块来实现其功能，即时基产生与测频时序控制电路模块、待测信号脉冲计数电路模块和锁存与译码显示控制电路模块，并且分别用VHDL对其进行编程，实现计数电路、锁存电路、显示电路等。1.2 设计容分析数字频率计的功
5、能，完成功能模块的划分，分别用VHDL语言完成底层模块的设计和以原理图的方法完成顶层模块的设计，分别对各个模块以及顶层模块进行仿真分析，最后在硬件开发平台上进行测试。1.3 设计原理我们都知道，频率信号易于传输，抗干扰性强，可以获得较好的测量精度。因此，频率检测是电子测量领域最基本的测量之一。频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒待测信号的脉冲个数，即闸门时间为1s。闸门时间可以根据需要取值，大于或小于1S都可以。闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的间隔就越长。闸门时间越短，测得的频率值刷新就越快，但
6、测得的频率精度就受影响。一般取1s作为闸门时间。数字频率计的关键组成部分包括测频控制信号发生器、计数器、锁存器、译码驱动电路和显示电路，其原理框图如图1. 1所示。计数器锁存器译码驱动电路数码管显示测频控制信号发生器图1.1 原理框图待测信号1.4 设计功能 四位十进制数字频率计用四组七段译码显示的数字频率计，其频率测量围为1Hz10kHz。采用记忆显示的方法，即在测量过程中不刷新数据，等数据过程结束后才显示测量结果，给出待测信号的频率值，并保存到下一次测量结束，显示时间不少于1秒。第二章 技术与开发工具2.1 VHDL简介2.1.1 简介VHDL主要用于描述数字系统的结构，行为，功能和接口。
7、VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和部（或称不可视部分），既涉及实体的部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成外部分的概念是VHDL系统设计的基本点。VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用 , 它自身必然具有很多其他硬件描述语言所不具备的优点。归纳起来,VHDL 语言主要具有以下优点：(1) VHDL 语言功能强大，设计方式多样 VHDL 语言具有强大的语言结构, 只需采用简单明确的VHDL语言程序
8、就可以描述十分复杂的硬件电路。同时，它还具有多层次的电路设计描述功能。此外，VHDL 语言能够同时支持同步电路、异步电路和随机电路的设计实现,这是其他硬件描述语言所不能比拟的。VHDL 语言设计方法灵活多样 , 既支持自顶向下的设计方式, 也支持自底向上的设计方法; 既支持模块化设计方法, 也支持层次化设计方法。 (2) VHDL语言具有强大的硬件描述能力 VHDL语言具有多层次的电路设计描述功能，既可描述系统级电路 , 也可以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。同时，VHDL语言也支持惯性延迟和传输延迟，这样可以准确地建立硬件电
9、路的模型。VHDL语言的强大描述能力还体现在它具有丰富的数据类型。VHDL 语言既支持标准定义的数据类型，也支持用户定义的数据类型，这样便会给硬件描述带来较大的自由度。 (3) VHDL语言具有很强的移植能力 VHDL语言很强的移植能力主要体现在: 对于同一个硬件电路的 VHDL 语言描述，它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行。 (4) VHDL语言的设计描述与器件无关 采用VHDL语言描述硬件电路时，设计人员并不需要首先考虑选择进行设计的器件。这样做的好处是可以使设计人员集中精力进行电路设计的优化，而不需要考虑
10、其他的问题。当硬件电路的设计描述完成以后，VHDL 语言允许采用多种不同的器件结构来实现。 (5) VHDL语言程序易于共享和复用 VHDL语言采用基于库(library)的设计方法。在设计过程中，设计人员可以建立各种可再次利用的模块，一个大规模的硬件电路的设计不可能从门级电路开始一步步地进行设计，而是一些模块的累加。这些模块可以预先设计或者使用以前设计中的存档模块，将这些模块存放在库中，就可以在以后的设计中进行复用。 2.1.2 VHDL程序组成部分全部的VHDL程序由实体（Entity）、构造体(Architecture)、配置（Configuration）、包集合（Package）、库（
11、Library）5个部分组成。各组成部分的作用是：(1) 实体 用于描述所设计的系统的外部接口信号。(2) 构造体 用于描述系统部的结构和行为。(3) 配置 用于从库中选取不同单元（器件）来组成系统设计的不同版本。(4) 包集合 存放各设计模块都能共享的数据类型、常数和子程序等。(5) 库 存放已经编译了的实体、构造体、包集合和配置。库可由系统工程师生成或由ASIC芯片商提供，以便在设计中共享。2.1.3 VHDL系统优势(1) 与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设
12、计大规模电子系统的重要保证。(2) VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。 (3) VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。 (4) 对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。 (5) VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。2.2
13、 MAX+PLUS2.2.1 软件简介MAX+PLUS（Multiple Array and Programming Logic User System）开发工具是Altera公司推出的一种EDA工具，具有灵活高效、使用便捷和易学易用等特点。Altera公司在推出各种CPLD的同时，也在不断地升级相应的开发工具软件，已从早起的第一代A+PLUS、第二代MAX+PLUS发展到第三代MAX+PLUS和第四代Quartus。使用MAX+PLUS软件，设计者无需精通器件部的复杂结构，只需用业已熟悉的设计输入工具，如硬件描述语言、原理图等进行输入即可，MAX+PLUS就会自动将设计转换成目标文件下载到器
14、件中去。MAX+PLUS开发系统具有以下特点(1) 多平台。MAX+PLUS软件可以在基于PC机的操作系统如Windows95、Windows98、Windows2000、Windows NT下运行，也可以在Sun SPAC station等工作站上运行。(2) 开放的界面。MAX+PLUS提供了与其他设计输入、综合和校验工具的接口，借口符合EDIF 200/300、LPM、VHDL、Verilog-HDL等标准。目前MAX+PLUS所支持的主流第三方EDA工具主要有Synopsys、Viewlogic、Mentor、Graphics、Cadence、OrCAD、Xilinx等公司提供的工具。
15、(3) 模块组合式工具软件。MAX+PLUS具有一个完整的可编程逻辑设计环境，包括设计输入、设计处理、设计校验和下载编程4个模块，设计者可以按设计流程选择工作模块。(4) 与结构无关。MAX+PLUS开发系统的核心Compiler(编译器)能够自动完成逻辑综合和优化，它支持Altera的Classic、MAX7000、FLEX8000和FLEX10K等可编程器件系列，提供一个与结构无关的PLD开发环境。(5) 支持硬件描述语言。MAX+PLUS支持各种HDL设计输入语言，包括VHDL、Verilog-HDL和Altera的硬件描述语言AHDL。(6) 丰富的设计库。MAX+PLUS提供丰富的库单元供设计者调用，其中包括一些基本的逻辑单元，74系列的器件和多种特定功能的宏功能模块以及参数化的兆功能模块。调用库单元进行设计，可以大大减轻设计人员的工作量，缩短设计周期。2.2.2 软件组
