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1、. . . . 冶金高等专科学校毕业论文 学 院 电气学院 系 部 电子系 专业班级 应用电子技术 学 号 0700001813 姓 名 黄智翔 指导教师 瑞锋 钟思佳 冶金高等专科学校电气学院毕业设计（论文）任务书系： 电子系 专业： 应用电子技术 学生： 赖龙芳 班级： 电子0707 班 学号： 0700001813 毕业设计（论文）题目： 基于CPLD技术的频率计设计及制作 毕业设计（论文）主要容：数字频率计实际上是一个脉冲计数器，即在单位时间计脉冲个数就可以得到信号频率。本课题主要研究的是基于CPLD技术的频率设计及制作。本课题主要通过单片机的一个最小系统和CPLD器件相结合的研究。当
2、按下复位键的时候给单片机一个信号，从而通过单片机给CPLD器件一个信号，此时CPLD器件纠结收到一个信号，并且接收一个频率，然后与固定频率相比较，从而得到的结果传给单片机，给单片机一个信号，然后通过单片机的最小系统处理，最后在传给数码显示管，通过数码显示管显示刚刚接收到的频率的大小。然后通过按下复位键，以相同的过程来显示所接收到的频率的大小。毕业设计（论文）预期目标： 根据设计题目和开题报告查阅搜集相关资料并做好电路板并编写好程序，下载调试好，得到所需要的的结果。在老师的组织下进行模拟答辩，找出问题并解决问题。做好所有的准备并完成正式答辩。毕业设计（论文）指导教师： 瑞锋 钟思佳系 主 任（教
3、研室主任）： 金 瑞 学 院 院 长： 龙志文 2010 年 06 月 13 日摘 要本毕业设计项目根据毕业设计任务书指定和我校高职高专特点的要求，体现毕业生的实践动手能力、创新思维、解决问题的能力和对所学知识的综合运用能力，研究的问题设计一个六位数字频率计，频率测量结果在六位LED数码管上显示，显示时间可设定为2秒左右延迟，一次测试完毕后将所有计数器复位即清零，并采集显示下一次被测信号的频率。复位清零时间可设定为1秒左右。此延迟信号及复位信号均由闸门控制电路产生并采用原理图输入。可实现如下功能：1 详细论述了利用 VHDL硬件描述语言设计。2 用大规模可编程逻辑器件，实现数字频率计的设计原理
4、及相关程序。3 无论底层还是顶层文件均用 VI-IDL语言编写，避免了用电路图形式设计时所引起的毛刺现象。4 改变了以往数字电路小规模多器件组合的设计方法，整个频率计设计在一块 CPLD芯片上。5 采用数字显示，外形美观、大方，显示醒目、直观。6 体积小，性能更可靠。关键词 ：数字频率计 ；电子设计自动化；大规模可编程逻辑器； PickThe graduation project design according to the graduation design specification specified and our vocational characteristic, the req
5、uirement of practical skills, graduate innovative thinking, problem solving skills and knowledge to the comprehensive ability of the research question, design a six figure, frequency measurement frequency in six LED digital display, display time tube can be set to 2 seconds delay time after test wil
6、l reset all counters reset, and collection show that the signal frequency. Reset the time can be set to 1 cleared seconds. This delay signal and reset signal generated by the control circuit principle diagram and the input. But funtions as follows:1、is discussed using the VHDL language design hardwa
7、re description.2、in large-scale programmable logic devices, digital frequency of design principle and the related procedures.3、whatever bottom or top documents are written by VI - IDL language, avoiding the use form design diagram caused burr phenomenon.4、the small-scale combination of digital circu
8、it design method of many devices, the frequency of design in a CPLD chip.5、Using digital display, beautiful appearance, easy and intuitive, showed marked.6、small volume, and more reliable.Keywords: digital frequency, Electronic design automation, Large-scale programmable logic device,目 录毕业论文封面.1毕业论文
9、任务书.2中文摘要.3英文摘要.4前言.6概述.7第1章CPLD开发环境简介.81.1 CPLD的概要介绍.8 1.2 Max+Plus开发工具.81.3 本章小结.9第2章 频率计的设计原理及设计容.102.1 频率计的技术性能指标.102.2 频率计的设计原理.10 2.3 频率计测量周期原理.12 2.4 频率计所需四种器件的VHDL文件及波形仿真.13 2.4.1 带时钟使能十进制计数器.13 2.4.2 测频控制信号发生器.14 2.4.3 32位锁存器.15 2.4.4 显示译码器LED 7.16 2.5 顶层文件的编写.17 2.6 电路的设计及输入.19第3章 下载调试 .22 3.1 编译和管脚配置.22 3.2编译下载和测试.22 3.2.1 编程下载.22 3.2.2 测试.22 3.2.2.1 频率测试.22 3.2.2.2 周期测试.22心得体会.22结束语.23致.23附录.
