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1、PCBA KnowledgeTraining,Oct-Nov 2008,CPLD,CPLD 复杂可编程逻辑装置(Complex Programmable Logic Device,缩写:CPLD),CPLD适合用来实现各种运算和组合逻辑(combinational logic)。一颗 CPLD 内等于包含了数颗的PAL,各PAL(逻辑区块)间的互接连线也可以进行程式性的规划、烧录,CPLD运用这种多合一(All-In-One)的整合作法,使其一颗就能实现数千个逻辑门,甚至数十万个逻辑门才能构成的电路。,FPGA,FPGA Field Programmable Gate Array 现场可编程逻
2、辑门阵列 可以经过简单的综合与布局,快速的烧录至 FPGA 上进行测试,是现代 IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路(比如AND、OR、XOR、NOT)或者更复杂一些的组合功能比如解码器或数学方程式。,CPLD和FPGA的比较,CPLD逻辑门的密度在几千到几万个逻辑单元之间,而FPGA通常是在几万到几百万。 CPLD可以预计的延迟时间, 布线能力占优 FPGA却是有很多的连接单元,这样虽然让它可以更加灵活的编辑,但是结构却复杂的多。,EEPROM,EEPROM, 或称 E2PROM, 全称“电可擦除可编程唯读记忆体 (Electrically-Erasab
3、le Programmable Read-Only Memory)”。相比 EPROM,EEPROM 不需要用紫外线照射,也不需取下,就可以用特定的电压, 来擦除芯片上的信息, 以便写入新的数据。 EEPROM 有四种工作模式: 读取模式、写入模式、擦除模式、校验模式。读取时,芯片只需要 Vcc 低电压(一般+5V)供电。编程写入时,芯片通过 Vpp(一般+25V)获得编程电压,并通过 PGM 编程脉冲(一般50ms)写入数据。擦除时,只需使用 Vpp 高电压,不需要紫外线,便可以擦除指定地址的内容。为保证编程写入正确,在每写入一块数据后,都需要进行类似于读取的校验步骤,若错误就重新写入。,I
4、C,IC系统是在1980年代所建立的一种简单的内部总线系统,当时主要的用途在于控制由飞利浦所生产的芯片。 常见的IC总线依传输速率的不同而有不同的模式:标准模式(100 Kbit/s)、低速模式(10 Kbit/s),但时脉频率可被允许下降至零,这代表可以暂停通讯。 1998年释出了2.0版,新增了传输速率为3.4Mbit/s的高速模式并为了节省能源而减少了电压及电流的需求,IC,Two bidirectional open-drain lines Serial Data (SDA) Serial Clock (SCL),SPI,序列周边接口(Serial Peripheral Interfa
5、ce Bus,SPI),类似I2C,是一种4线同步序列资料协定,适用于可携式装置平台系统,但使用率较I2S少。序列周边接口一般是4线,有时亦可为3线,有别于I2C的2线,,SPI,SPI总线定义四组 logic signals. SCLK Serial Clock (自master输出) MOSI/SIMO Master Output, Slave Input(自master输出) MISO/SOMI Master Input, Slave Output(自slave输出) SS (SEL) Slave Select (active low; 自master输出),Ethernet,以太网(E
6、thernet)是一种计算机局域网组网技术。IEEE制定的IEEE 802.3标准给出了以太网的技术标准。它规定了包括物理层的连线、电信号和介质访问层协议的内容。以太网是当前应用最普遍的局域网技术。它很大程度上取代了其他局域网标准,如令牌环网(token ring)、FDDI和ARCNET。 带冲突检测的载波侦听多路访问 (CSMA/CD),JTAG 边界扫描,JTAG:Joint Test Action Group,联合测试专家工作组,前身是JETAG,后被IEEE承认,现在通常泛指-边界扫描测试技术 BST: Boundary Scan Test,边界扫描测试JTAG核心技术 IEEE11
7、49.1:IEEE Standard Test Access Port and Boundary-Scan Architecture IEEE1149.1标准全称:标准测试接口和边界扫描结构,JTAG 边界扫描,边界扫描是一种具有扫描结构的电路,由一组D触发器构成。通过边界扫描电路,工程师可直接访问和控制数字芯片的输入输出引脚。 CPU,PLD,FPGA,DSP,通信/控制接口芯片等,内部都具有边界扫描电路和接口-边界扫描芯片。 测试系统通过JTAG接口对被测电路进行测试。各芯片边界扫描链级联成菊花连-构成JTAG测试链路,JTAG,JTAG的接口是一种特殊的4/5个接脚接口连到芯片上 ,所以在电路版上的很多芯片可以将他们的JTAG接脚通过Daisy Chain的方式连在一起,并且Probe只需连接到一个“JTAG端口”就可以访问一块电路板上的所有IC。这些连接引脚是: TDI (测试数据输入) TDO (测试数据输出) TCK (测试时钟) TMS (测试模式选择) TRST(测试复位)可选。,