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1、集成触发器及其应用电路设计 和计数、译码、显示电路,一、实验目的,1、了解各类型触发器的基本工作原理和逻辑功能。 2、掌握JK触发器、D触发器之间相互转换的方法，以及JK触发器构成简单时序逻辑电路的方法。 3、理解二分频、四分频等概念，掌握用双踪示波器测量多个波形的方法。 4、掌握中规模集成计数器CC40161（或74LS161）的逻辑功能。 5、掌握几种译码器和共阴极七段数码管的逻辑功能和使用方法。 6、学习利用几种集成电路设计某进制显示电路的方法。,二、集成触发器实验原理,触发器是一种具有记忆功能、能够存放数字信息的电，是构成时序逻辑电路的基本部件 触发器具有二个稳定的状态：0 状态和 1
2、状态 在外加信号作用下，触发器的状态可以转换， 信号作用前的状态称为现态（或者初态），用Qn表示。信号作用后的状态称为次态，用Qn+1表示 触发器按其功能分可分为：R-S 触发器、J-K 触发器、D 触发器、T 触发器和 T 触发器等,几个基本概念：,触发形式分为电平触发和边沿触发，所谓电平触发，即电平变为某一要求的状态时，输出状态发生变化；所谓边沿触发，即电平由一种状态向另一种状态发生变化的瞬间，输出状态发生变化。 初态与次态，这都是以器件的输出情况来说的，在输入信号发生变化前，其输出状态定义为初始态，简称初态；输入信号发生变化后，其输出状态定义为次生态，简称次态。初态与次态是一个相对的概念
3、。 分频，将器件输出信号的频率f，与时钟信号的频率fcp进行比较，当时，就说该器件或电路实现了对时钟信号的N分频，常见的分频有二分频、三分频、四分频等。各分频电路可以进行一定的串联，这样就可以实现需要的多分频电路。,触发器的逻辑功能,对于JK触发器，状态方程为 。 J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。与为两个互补输出端。通常把0、1的状态定为触发器“0”状态；而把1、0定为“1”状态。JK触发器常被用作缓冲存储器，移位寄存器和计数器。 对于D触发器，其状态方程为Qn+1Dn， 其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发
4、的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D 74LS74、四D 74LS175、六D 74LS174等。,CC4027简介,双上升沿JK触发器CC4027引脚图,CC4027是由CMOS传输门构成的边沿型JK触发器，它是上升沿触发的双JK触发器。 CMOS触发器的直接置位S和复位输入端R是高电平有效，当S1（或R1）时，触发器将不受其它输入端所处状态的影响，使触发器直接接置1（或置0）。但直接置位、复位输入端S和R必须遵守RS0的约束条件。CMOS触发器在按逻辑功能工
5、作时，S和R必须均置0。,1、JK T,（已有 FF 的特性方程）,（ 待求FF 的特性方程）,Qn+1= TQn,J = T ; K = T,JK 触发器转换到其他类型触发器的方法,2、JK D,（已有 FF 的特性方程）,（ 待求FF 的特性方程）,Qn+1= D,（已有 FF 输入端的驱动方程）,3、JK T,（已有 FF 的特性方程）,（ 待求FF 的特性方程）,J = 1 ; K = 1,4、JK RS,J = S ; K = R,用JK触发器设计简单时序逻辑电路的一般步骤,根据实际的逻辑问题进行逻辑抽象，建立原始状态图和原始状态表。 进行化简，消除等价状态，确定最简的状态个数。 进
6、行状态分配，就是对每个状态指定一个特定的二进制代码。 选择触发器的类型。 化简列出方程。 画出逻辑图，并检查自启能力。,流程图,三、计数、译码、显示电路实验原理,计数、译码、显示电路是数字电路中应用很广泛的一种电路。通常，这种电路是由中规模标准模块功能电路计数器、译码器和显示电路组成。 1、计数器：计数器是用来累计和记忆输入脉冲的个数按数制的模数分为二进制、 十进制和N进制计数器。按计数脉冲输入方式的不同又分为同步计数器和异步计数器两类。按计数数字的增减可分为加法、减法和可逆计数器三种。,所谓同步计数，就是所有输出端的都以输入计数脉冲作为时钟脉冲，应发生状态翻转时，应变化的输出端同时发生变化。
7、 异步计数，就是有的输出端的以输入计数脉冲作为时钟脉冲，而有的则以其它输出端的状态来作为时钟脉冲，这样就可实现不同时发生状态的变化。,四位二进制同步计数器74LS161,其功能： （1）异步清零：当CR=0时，无论有无CP，计数器的输出Q0Q3立即为0。 （2）同步预置:当LD=0时，在时钟脉冲上升沿的作用下，Q3=D3，Q2=D2，Q1=D1，Q0=D0。 （3）计数：当使能端CTP=CTT=1且CR=LD=1时，在CP上升沿到来的时，计数器计数。 （4）锁存：当使能端CTP=0或CTT=0时，计数器暂停计数。,74LS161的逻辑功能,74lLS161的时序波形图,构成N进制计数器,用现有
8、的M进制集成计数器构成N进制计数器时，如果MN，则只需一片M进制计数器；如果MN，则要用多片M进制计数器。 1)反馈清零法是利用芯片的复位端和门电路，跳越M-N个状态，从而获得N进制计数器的。 2)反馈置数法,反馈置数法适用于具有预置数功能的集成计数器。对于具有同步预置数功能的计数器而言，在其计数过程中，可以将它输出的任何一个状态通过译码，产生一个预置数控制信号反馈至预置数控制端。 在下一个CP脉冲作用后，计数器就会把预置数输入端的状态置入输出端。预置数控制信号消失后，计数器就从被置入的状态开始重新计数。 还有一种方法是计数到1111状态时产生的进位信号译码后，反馈到预置数控制端实现反馈置数。
9、,3)级 联 法 适用于MN，需要多片集成块，方法是：先将n片计数器级联组成最大计数值NM的计数器，然后采用整体清 0 或整体置数的方法实现模M计数器。,构成任意进制计数器的方法,构成多位计数器的级联方法（串行异步进位）,构成多位计数器的级联方法（并行同步进位）,2、七段显示译码器（BCD-7段锁存、译码、驱动器CD4511 ）,真值表,共阴七段显示器,译码显示电路,公共限流电阻,四、实验内容,1、测试J-K触发器CC4027的逻辑功能，按表操作（必做内容）,2、将J-K触发器转换成D触发器、T触发器，并验证其逻辑功能,要求： 画出实验电路图 连接实验电路，并实验验证 自拟实验表格，记录实验数
10、据 得出实验结论，写出特征方程,触发器的转换 (注意Rd、Sd均要接上）,J,K,C1,Q,J-K,R -S,J,K,C1,D,CP,Q,Q,J,K,T,CP,Q,Q,C1,C1,CP,J,K,Q,Q,J-K,D,J-K,T,J-K,T,R,S,CP,Q,Rd,Sd,3、J-K触发器的应用（选作内容）,将两个J-K触发器级联接起来，如下图,1Q,2Q,1J,1K,1CP,2J,2K,2CP,f = 1KHZ TTL波,用示波器测出CP、1Q、2Q的电压波形并记录、标出它们的幅值和周期，理解二分频和四分频的概念,Rd,Sd,Rd,Sd,4、设计一个同步三分频电路，输出波形如图所示。（选作内容）,
11、1,2,3,4,5,6,7,5、集成计数器实验内容,集成计数器逻辑功能测试 利用集成计数器74LS161，将其四个输出端分别接发光二极管，利用手动按键控制时钟脉冲，观察并记录各个输入端发生变化情况时的输出情况。 根据教材P163图5.21.4和图5.21.5，连接BCD译码器和七段数码管，分别实现用异步清零方式和同步置数方式搭建的十进制计数器电路，时钟脉冲选用1Hz的正方波，观察并记录输出的状态。注意两次实验数据的异同。,注意事项：,TTL集成电路工作电压为5V，因此所有电源与信号源的输出不能超过5V，注意必要把电源接错。 CMOS集成电路未使用的多余输入引脚不能悬空，应按照不影响使用功能的原
12、则接至地或电源。 利用示波器观察波形时，应以频率最低的一个通道作为触发信源，并正确设置触发电平,五、实验报告要求,1、就集成触发器实验，画出各实验步骤的电路图，分析说明CC4027芯片的触发方式，同时根据两JK触发器连接实验所得波形，分析其输出状态变化与时钟脉冲之间的关系。 2、详细描述同步3分频电路设计的分析和计算的过程、画出电路图，并分析实验结果。 3、根据十进制计数器电路的实验数据，分析比较异步清零法和同步置数法在设计时的输出情况和设计连线有何异同。 4、完成思考题： （1）若要求计数器具有暂停计数功能，用那些方法可以实现？（即输入端如何设置） （2）完成教材P151的思考题1、2和P158思考题1、2。,
