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1、超大规模集成电路基础2011第6章 CMOS组合逻辑门的设计,许晓琳 () 合肥工业大学电子科学与应用物理学院,本章重点,深入讨论CMOS逻辑系列静态和动态、传输晶体管、无比和有比逻辑 优化逻辑门的面积、速度、能量或稳定性 低功耗高性能的电路设计技术,CMOS组合逻辑门的设计. 2,6.1 引言,组合电路(非再生电路)的特点 时序电路(再生电路)的特点 评价一个逻辑门的设计指标 不同的应用会有不同的重点指标,CMOS组合逻辑门的设计. 3,6.2 静态CMOS设计,静态CMOS 每一时刻每个门的输出通过一个低阻路径连到VDD或VSS上 同时在任何时候该门的输出即为该电路实现的布尔函数值 动态C
2、MOS 把信号值暂时存放在高阻抗电路节点的电容上 所形成的门比较简单且比较快速 对噪声敏感程度增加 本节讨论的静态电路类型的设计： 互补CMOS 有比逻辑(伪NMOS和DCVSL) 传输管逻辑,CMOS组合逻辑门的设计. 4,6.2.1 互补CMOS,概念： 静态CMOS门是上拉网络(PUN)和下拉网络(PDN)的组合 PUN和PDN网络是以相互排斥的方式构成的 在稳定状态时输出节点总是一个低阻节点,CMOS组合逻辑门的设计. 5,在构成PUN和PDN网络时应当记住以下几点： 晶体管可以看成是由其栅信号控制的开关 PDN由NMOS器件构成，而PUN由PMOS器件构成。理由是NMOS管产生“强零
3、”而PMOS管产生“强1”,(b) 利用NMOS和PMOS开关上拉一个节点,VDD,VDD 0,PDN,0 VDD,PUN,VDD,0 VDD - VTn,VDD,VDD,VDD |VTp|,S,D,S,D,VGS,S,S,D,D,VGS,(a) 利用NMOS和PMOS开关下拉一个节点,CMOS组合逻辑门的设计. 6,NMOS逻辑规则：串联器件实现AND操作，并联器件实现OR操作 PMOS逻辑规则：串联器件实现NOR操作，并联器件实现NAND操作 PUN和PDN 是对偶网络 互补门在本质上是反相的 (NAND, NOR, XNOR) 实现一个具有N个输入的逻辑门所需要的晶体管数目为2N,(a)
4、 串联 (b) 并联,CMOS组合逻辑门的设计. 7,例6.1 两输入NAND门,A,B,A,B,VDD,CMOS组合逻辑门的设计. 8,例6.2 CMOS复合门的综合,CMOS组合逻辑门的设计. 9,互补CMOS门的静态特性,代表很强的上拉；和的PUN较弱 和之间的差别主要来自于内部节点int的状态,DC电压传输特性与数据输入模式有关 噪声容限与输入模式有关(例题6.2),CMOS组合逻辑门的设计. 10,互补CMOS门的传播延时,传播延时也取决于输入模式 由低到高的翻转 2个P管都导通，延时为 0.69(Rp/2)CL 只有1个P管导通，延时为 0.69RpCL 由高到低的翻转 2个N管都
5、导通，延时为 0.69(2Rn)CL 增加串联的器件会使电路变慢，因而器件必须设计得较宽以避免性能下降 对于NAND门，NMOS器件设计成2倍宽，PMOS器件不变,图6.8 两输入NAND门的等效RC模型,CMOS组合逻辑门的设计. 11,例6.3 延时取决于输入模式,2输入NAND门 NMOS = 0.5m/0.25 m PMOS = 0.75m/0.25m CL = 10 fF,估计延时可以是相当复杂的，它需要仔细考虑内部节点的电容以及数据模式,CMOS组合逻辑门的设计. 12,思考题6.1 确定互补CMOS门中晶体管的尺寸,D,A,B,B,1,2,2,2,2,2,4,4,6,6,12,1
6、2,C,C,CMOS组合逻辑门的设计. 13,确定NAND和NOR门中晶体管的尺寸,2 2,1,1,1,1,2 2,利用NAND实现比用NOR实现更好,CMOS组合逻辑门的设计. 14,假设所有的NMOS器件具有相同的尺寸， tpHL = 0.69 Reqn(C1+2C2+3C3+4CL),扇入的考虑,分布RC模型 (Elmore延时),tpHL = 0.69 (R1C1+(R1+R2) C2 +(R1+R2+R3) C3+(R1+R2+R3+R4) CL) 注意：M1的电阻出现在所有项中，这使该器件试图最小化延时的时候显得尤为重要,CMOS组合逻辑门的设计. 15,例6.4 一个四输入互补C
7、MOS NAND门,手工分析的目的不是要提供传播延时完全精确的预测，而是要给出一个什么因素会影响延时的直观认识并帮助初步确定晶体管的尺寸,CMOS组合逻辑门的设计. 16,注意：应该避免扇入大于或等于4,扇入的平方函数,扇入的线性函数,tp与扇入的关系,互补CMOS的缺点 晶体管数目为2N，明显增加了它的实现面积 互补CMOS门的传播延时随扇入数迅速增加 一个门的无负载本征延时在最坏情况下是扇入数的二次函数,tpHL,tpLH,CMOS组合逻辑门的设计. 17,大扇入时的设计技术,调整晶体管尺寸 当心“自载效应” 只有当负载以扇出为主时放大尺寸才起作用 逐级加大晶体管尺寸 降低了起主要作用的电
8、阻，同时使得电容的增加保持在一定的范围内 缺点：版图复杂,分布RC线 M1 M2 M3 MN (最靠近输出的晶体管尺寸最小),CMOS组合逻辑门的设计. 18,重新安排输入 关键信号和关键路径的概念 把关键路径上的晶体管靠近门的输出端可以提高速度,In1,In2,In3,M1,M2,M3,In3,In2,In1,M1,M2,M3,critical path,critical path,1,01,1,1,1,01,charged,charged,charged,charged,discharged,discharged,延时取决于CL, C1和C2放电所需要的时间,延时取决于CL放电所需要的时间
9、,CMOS组合逻辑门的设计. 19,重组逻辑结构 可能降低对扇入的要求，从而减少门的延时,CMOS组合逻辑门的设计. 20,组合电路中的性能优化,回顾：考虑性能反相器尺寸的确定 对于一个驱动负载CL的反相器链，它的最优扇出为f(CL/Cin)1/N N是反相器链的级数，Cin是该链中第一个门的扇入电容 反相器的基本延时公式：tp = tp0 ( 1+Cext / Cg ) = tp0 ( 1+f / ) 把前面的方法延伸来解决复杂逻辑电路 复合门的基本延时公式： tp = tp0 ( p+gf/ ) f为等效扇出，又称为电气努力 p为该复合门和简单反相器的本征延时的比 g称为逻辑努力，表示一个
10、门与一个反相器提供相同的输出电流时它所表现出的输入电容比反相器大多少,CMOS组合逻辑门的设计. 21,例6.5 复合门的逻辑努力 gNAND=4/3，gNOR5/3,A,B,A,B,A,B,A,B,2,2,2,2,Cg=4Cunit,4,4,1,1,Cg=5Cunit,CMOS组合逻辑门的设计. 22,直线的斜率就是该门的逻辑努力 它与纵轴的交点就是本征延时 可以通过调整等效扇出(调整晶体管尺寸)或通过选择具有不同逻辑努力的逻辑门来调整延时 门努力: h = fg,归一化的延时,扇出 f,NAND2: g=4/3, p = 2,INV: g=1, p=1,延时与扇出的关系,CMOS组合逻辑门
11、的设计. 23,一条通过组合逻辑块的路径的总延时： 运用第五章对反相器采用的类似步骤来决定这条路径的最小延时 这条路径的最小延时决定每一级应当具有相同的门努力 f1g1 f2g2 fNgN,复合门的路径延时,CMOS组合逻辑门的设计. 24,对于逻辑链中的第i个门，可以得到其尺寸，,CMOS组合逻辑门的设计. 25,例6.6 确定组合逻辑延时最小时的尺寸 等效扇出：F = CL/Cg1 = 5 路径逻辑努力：G = 1 x 5/3 x 5/3 x 1 = 25/9 路径分支努力：B = 1 (无分支) 总路径努力：H = GFB = 125/9, 于是最优的每个门的努力h=4H = 1.9 根
12、据门的类型，扇出系数：f1=1.93, f2=1.93 x 3/5=1.16, f3 = 1.16, f4=1.93 门的尺寸： a =f1g1/g2=1.16，b=f1f2g1/g3 = 1.34，c= f1f2f3g1/g4 = 2.60,CMOS组合逻辑门的设计. 26,思考题6.2 确定反相器电路的尺寸,CMOS组合逻辑门的设计. 27,CMOS逻辑门中的功耗,器件尺寸影响实际电容 输入和输出上升下降时间决定了短路功耗 器件阈值和温度影响漏电功耗 开关活动性 静态部分（只与逻辑电路拓扑结构有关） 逻辑功能 信号统计特性 动态部分（电路时序特性引起的） 动态或虚假翻转 降低开关活动性的设
13、计技术 逻辑重组、输入排序、分时复用资源、通过均衡信号路径来减少毛刺,CMOS组合逻辑门的设计. 28,静态翻转概率 01 = Pout=0 Pout=1 = P0 (1-P0) 假设输入是独立的并均匀分布，任意N个扇入的静态门 计算两输入静态NOR门的01 =3/16,1、逻辑功能,思考题6.3 N个扇入的XOR门 假设N个输入的XOR门的输入互不相关且均匀分布，推导出开关活动性因子的表达式 01 =1/4,CMOS逻辑门中的功耗,CMOS组合逻辑门的设计. 29,一个逻辑门的开关活动性与输入信号统计特性密切相关 令Pa和Pb 为输入A和B分别等于1的概率 01 = P0 P1 = (1-(
14、1-Pa)(1-Pb) (1-Pa)(1-Pb),2、信号统计特性,CL,A,B,B,A,Pa,Pb,0,1,0,1,CMOS逻辑门中的功耗,CMOS组合逻辑门的设计. 30,思考题6.4 静态逻辑门的功耗 对于基本逻辑门(AND,OR,XOR)推导出01的输出翻转概率。 For C: P01 = P0 P1 = (1-PA) PA= 0.5 0.5 = 0.25For Z: P01 = P0 P1 = (1-PCPB) PCPB= (1 (0.5 0.5) (0.5 0.5) = 3/16,CMOS组合逻辑门的设计. 31,由于信号在空间和时间上都存在相关性，这一事实使开关活动性的估计更为复
15、杂 必须考虑信号间的相关性 p(Z=1) = p(B=1) & p(C=1|B=1)=0,3、信号间的相关性,重新会聚的扇出,CMOS逻辑门中的功耗,CMOS组合逻辑门的设计. 32,起因：门之间的非零传播延时 概念：在一个时钟周期内一个节点在稳定到正确的逻辑电平之前可以出现多次翻转,4、动态或虚假翻转,ABC,X,Z,101,000,A,B,X,Z,C,CMOS逻辑门中的功耗,CMOS组合逻辑门的设计. 33,Out1 Out2 Out3 Out4 Out5,1,图6.22 NAND门逻辑链中的毛刺,毛刺构成了功耗的很大一部分,CMOS逻辑门中的功耗,CMOS组合逻辑门的设计. 34,降低开关活动性的设计技术,1、逻辑重组 改变逻辑电路的拓扑结构可以降低它的功耗,结论：对于随机输入，链形实现比树形实现总体上具有较低的开关活动性（忽略毛刺）,A,B,C,D,F,A,B,C,D,O2,F,O1,O2,O1,0.5,0.5,3/16,0.5,0.5,0.5,0.5,0.5,0.5,7/64,15/256,3/16,3/16,15/256,AND: P01 = P0 P1 = (1 - PAPB) PAPB,CMOS组合逻辑门的设计. 35,2、输入排序,降低开关活动性的设计技术,A,B,C,F,0.5,0.2,0.1,B,C,
