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1、电子信息工程学系实验报告成 绩：课程名称：EDA技术与实验指导教师（签名）：实验项目名称：简单分频时序逻辑电路设计 实验时间：2011-10-10 班级：通信091 姓名：Jxairy 学号：910705131 实 验 目 的 : 1 掌握条件语句在简单时序模块设计中的使用。2 学习在Verilog模块中应用计数器。实 验 环 境 :Windows 7、MAX+Plus10等。实 验 内 容 : 1 模为60的8421BCD码加法计数器的文本设计及仿真。2 BCD码七段数码管显示译码器的文本设计及仿真。3 用For语句设计和仿真七人投票表决器。4 1/20分频器的文本设计及仿真。实 验 过 程
2、 : 一、模为60的8421BCD码加法计数器的文本设计及仿真：第 8 页 共 8 页（1）新建文本：选择菜单File下的New，出现如图5.1所示的对话框，在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式。 图5.1 新建文本（2）另存为Verilog编辑文件，命名为“count60.v”如图5.2所示。（3）在编辑窗口中输入程序，如图5.3所示。 图5.2 另存为.V编辑文件 图5.4 设置当前仿真的文本设计图5.3 模为60的8421BCD码加法计数器的设计代码 （4）设置当前文本：在MAX+PLUS II中，在编译一个项目前，必须确定一个设计文件作为
3、当前项目。按下列步骤确定项目名：在File菜单中选择Project 中的Name选项，将出现Project Name 对话框：在 Files 框内，选择当前的设计文件。选择“OK”。如图5.4所示。 （5）打开编译器窗口：在MAXplus菜单内选择Compiler 项，即出现如图5.5的编译器窗口。图5.5 编译器窗口选择Start即可开始编译，MAX+PLUS II编译器将检查项目是否有错，并对项目进行逻辑综合，然后配置到一个 Altera 器件中，同时将产生报告文件、编程文件和用于时间仿真用的输出文件。（6）建立波形编辑文件：选择菜单File下的New选项，在出现的New对话框中选择“Wa
4、veform Editor File”，单击OK后将出现波形编辑器子窗口。（7）仿真节点插入：选择菜单Node下的Enter Nodes from SNF选项，出现如图5.6所示的选择信号结点对话框。按右上侧的“List”按钮，在左边的列表框选择需要的信号结点，然后按中间的“=”按钮，单击“OK”，选中的信号将出现在波形编辑器中。图5.6 仿真节点插入 （8）输入波形设置，保存波形文件，文本仿真：单击菜单File下的Save选项，在弹出的窗口中将波形文件存在以上的同一目录中，文件取名为count60.scf。单击MAXplus菜单内选择Simulator选项，单击Start，接着打开Open
5、SCF（界面如下图5.7所示），即完成计数器的波形仿真。图5.7 Simulator仿真二、BCD码七段数码管显示译码器、七人投票表决器、1/20分频器的文本设计及仿真：（1）新建文本：“File”“New”，出现如图5.1所示的对话框，“Text Editor file”“OK”。（2）另存为Verilog编辑文件：分别命名为“decode4_7.v”、“voter7.v”、“fdivision.v”，与图5.2类似。（3）在编辑窗口中分别输入各自相应的程序代码，分别如图5.8、图5.9、图5.10所示。图5.8 BCD码七段数码管显示译码器的设计代码 图5.9 七人投票表决器的设计代码 图
6、5.10 1/20分频器的设计代码（4）设置当前文本：“File”“Project”“Name”，出现与图5.4类似的Project Name对话框：选择“OK”。（5）打开编译器窗口：在MAXplus菜单内选择Compiler 项，单击Start。与图5.5类似。（6）建立波形编辑文件：选择菜单File下的New选项，在出现的New对话框中选择“Waveform Editor File”，单击OK后将出现波形编辑器子窗口。（7）仿真节点插入：选择菜单Node下的Enter Nodes from SNF选项，单击“List”按钮，再单击中间的“=”按钮，插入仿真节点。单击“OK”，选中的信号将
7、出现在波形编辑器中。与图5.6类似。（8）输入波形设置，保存波形文件，文本仿真：单击菜单File下的Save选项，在弹出的窗口中将波形文件存在以上的同一目录中，文件分别取名为decode4_7.scf、voter7.scf、fdivision.scf。单击MAXPlus菜单内选择Simulator选项，单击Start，接着打开Open SCF（界面与图5.7类似），即完成对以上实验的波形仿真。实 验 结 果 及 分 析 ：一、模为60的8421BCD码加法计数器实验的仿真结果，如下图5.11所示： 图5.11 模为60的8421BCD码加法计数器仿真波形窗口二、BCD码七段数码管显示译码器实验的仿真结果，如下图5.12所示：图5.12 BCD码七段数码管显示译码器仿真波形窗口三、七人投票表决器实验的仿真结果，如下图5.13、图5.14所示：图5.13 七人投票表决器仿真波形窗口（不通过）图5.14 七人投票表决器仿真波形窗口（通过）四、1/20分频器的仿真结果，如下图5.15所示：图5.15 1/20分频器仿真波形窗口实 验 心 得：通过本次计数器、译码器、表决器及1/20分频器的文本设计和仿真的实验，巩固了用MAX+Plus完成Verilog语言的文本设计和仿真的基本流程。掌握条件语句、循环语句在简单时序模块设计中的使用。
