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1、EDA技术实验指导书张文希 谢明华 编写长沙学院电子与通信工程系2007年8月35目 录实验一 简单逻辑电路实验1实验二 2选1多路选择器4实验三 D触发器设计5实验四 1位二进制全加器设计6实验五 4位加法计数器9实验六 7段数码显示译码器设计10实验七 带有复位和时钟使能的十进制计数器12实验八 带有并行置位的移位寄存器14实验九 较复杂电路的原理图设计16实验十 数控分频器的设计18实验十一 8位十六进制频率计设计20实验十二 基于LPM_COUNTER的数控分频器设计23实验十三 基于LPM_ROM的4位乘法器设计27实验十四 用状态机设计序列检测器的电路设计29实验十五 正弦信号发生
2、器设计与LPM定制31附 录33实验一 简单逻辑电路实验一、实验目的1. 学习Create-SOPC实验平台的使用方法；2. 熟悉Quartus II 软件平台和使用 VHDL 语言设计电路的方法；3. 学习简单逻辑电路的设计、仿真和硬件测试。二、实验内容运用Quartus II 集成环境下的VHDL文本设计方法设计半加器，进行波形仿真、引脚分配并下载到实验设备上进行逻辑功能验证。三、实验步骤及参考程序1. 创建个人实验文件夹(最好使用英文字母命名不要用中文或数字名称)如：D:example2. 运行 Quartus 软件。3. 创建一个VHDL设计文件：File New，在 Device D
3、esign Files 中选择VHDL File。在程序编辑窗输入VHDL程序并保存；在弹出对话框中输入文件名（必须和程序中实体名相同）并使下方小框内出现“”，点击保存会弹出“是否创建新工程”提示信息如图1-1所示。 图1-1 图1-2 4. 创建一个新工程：点击图1-1中“是”可进入创建工程向导（也可以File New project Wizard进入向导），此时看到的默认工程名、顶层实体名都为h_adder（其中工程名可换名但顶层实体名必与编写的程序实体名一致），如图1-2。点击NEXT，再在弹出窗中点击NEXT，选择目标器件：Cyclone 系列 EP1C20F324C8 芯片，如图1-
4、3。图1-35. 编译：选择 ProcessingStart Compilation命令，对此工程进行逻辑分析、综合适配、时序分析等。如果设计正确则完全通过各种编译，如果有错误则根据报错信息返回 h_adder.vhd 进行修改，直至完全通过编译为止。6. 创建一个仿真波形文件： File New，在 Other Files 中选择Vector Waveform File，如图1-4，进入波形编辑窗口。 图1-4 图1-57. 以扩展名为.VWF，文件名与编译的文件名相同，保存创建的仿真波形文件，如h_adder.vwf。8. 输入引脚：Name 栏中点击鼠标右键，选择 “Insert Nod
5、e or Bus”，在其对话框中点击 “Node Finder” 按钮，弹出 “Node Finder” 对话框，Named：*；Filter ：Pin:all，点击“List”，列出所有引脚，在其中选择需要仿真的引脚，如图1-5所示。它们将在波形编辑窗口中出现。 图1-6 图1-79. 对所有input引脚赋初值（所有可能出现的信号组合状态都要求存在），对所有output引脚赋随机值后，保存仿真波形文件，如图1-6所示。10. 开始仿真：选择 ProcessingStart Simulation若仿真没有出错，则在完成仿真后，可以看到仿真结果波形，观察输入、输出波形逻辑关系是否是与设计要求相
6、符，波形仿真无误后进行下步操作。11. 选择 Assignments Assignments Editor，在Assignments Editor 窗口中选择 Pin 标签页，再按下表分配引脚，如图1-7所示：引脚名称引脚编号连接网络引脚名称引脚编号连接网络aPIN_N14KEY2coPIN_N15LED2bPIN_V11KEY3soPIN_U11LED312. 重编译：选择 ProcessingStart Compilation命令，重新编译，完成后形成可配置到FPGA的 h_adder.sof 文件和配置到外部存储器的h_adder.pof文件。13. 编程下载：使用Create-SOPC
7、2000实验系统及SOPC 开发板，将ByteBlaster II 下载电缆插入SOPC 开发板的JTAG 下载接口中。仔细检查确保接线无误后打开电源。在Quartus II 软件中，选择Tools/Programmer 菜单，出现如图1-8所示的编程配置界面。在”Mode”中选择JTAG，点击”Add File”按钮添加需要配置的SOF 文件，选中Program/Configure，点击”Start”按钮就可以对芯片进行配置。14. 测试：配置完成后按动KEY2和KEY3，改变a、b 的输入电平观察输出结果验证设计是否正确。参考程序如下：LIBRARY IEEE;USE IEEE.STD_L
8、OGIC_1164.ALL; ENTITY h_adder IS PORT(a,b:IN STD_LOGIC; co,so:OUT STD_LOGIC);END;ARCHITECTURE one OF h_adder ISBEGIN so = NOT(a XOR (NOT b ); co = a AND b;END;四、实验扩展及思考1. 一位全加器VHDL文本输入设计；2. 改变输入、输出引脚编号，并测试逻辑功能。实验二 2选1多路选择器一、实验目的1. 学习Create-SOPC实验平台的使用方法；2. 熟悉Quartus II 软件平台和使用 VHDL 语言设计电路的方法；3. 掌握VH
9、DL语言的基本语法和语句；4. 把握VHDL程序设计组合逻辑电路的基本结构和设计特点。二、实验内容运用Quartus II 集成环境下的VHDL文本设计方法设计2选1多路选择器，进行波形仿真、引脚分配并下载到实验设备上进行逻辑功能测试。三、实验步骤及参考程序实验步骤和方法参考实验一，引脚分配可参考下表。引脚名称引脚编号连接网络引脚名称引脚编号连接网络aPIN_M3FPGA_M1qPIN_R10LED1bPIN_M4FPGA_M2selPIN_T10KEY1参考程序如下：library ieee;use ieee.std_logic_1164.all;entity mux21a is port(
10、a,b,sel:in std_logic; q:out std_logic);end;architecture behave of mux21a is begin process (a,b,sel) begin if sel=0 then q=a; else q=b; end if; end process;end;四、实验扩展及思考1. 分析程序中的每一条语句的功能及特点；2. 采用多种描述方式表达出2选1多路选择器功能。实验三 D触发器设计一、实验目的1. 熟悉Quartus II 的 VHDL 文本设计简单时序电路的方法；2. 掌握时序电路的描述方法、波形仿真和测试，特别是时钟信号的特性
11、。二、实验内容运用Quartus II 集成环境下的VHDL文本设计方法设计简单时序电路D触发器，依据D触发器的工作特性，进行波形仿真和分析、引脚分配并下载到实验设备上进行功能测试。三、实验步骤及参考程序实验步骤和方法参考实验一，引脚分配可参考下表。引脚名称引脚编号连接网络clkPIN_T10KEY1dPIN_M3FPGA_M1qPIN_R10LED1参考程序如下：library ieee;use ieee.std_logic_1164.all;entity DFF1 isport(clk:in std_logic; d:in std_logic; q:out std_logic);end;a
12、rchitecture bhv of DFF1 is signal q1:std_logic;begin process(clk) beginif clkevent and clk=1then q1=d;end if;q New，在 Device Design Files 中选择Block Diagram/Schematic File,如图4-1所示，点击OK打开原理图编辑窗口。 图4-1 图4-23. 在图形编辑窗中双击鼠标左键，将弹出元件输入对话框，在对话框右栏打开元件库找到需要的元件，如图4-2所示，点击OK即可将元件调入原理图编辑窗。将所有需要的元件都调入编辑窗。4. 将各个元件采用单击鼠标并拖动的方法连接号电路图，然后分别在input和output的pin_name上双击使变为黑色，再分别输入各引脚名，如图4-3所示。图4-35. 选择FileSave As命令，选择为此工程已建好目录，将设计好的原理图文件取名为h_adder.bdf同时使下方小框内出现“”，点击保存会弹出“是否创建新工程”提示信息如图4-4所示。 图4-4 图4-56. 创建一个新工程：点击图4-4中“是”可进入创建工程向导（也可
