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1、ESD Technology 经典资料（8）第八部分7.2 VDD与VSS间的ESD防护7.2.1 VDD与VSS间的寄生组件ESD电压跨在VDD与VSS电源线之间，除了会造成IC内部电路损伤之外，也常会触发一些寄生的半导体组件导通而烧毁。在CMOS IC中，最常发生烧毁现象的寄生组件就是p-n-p-n的SCR组件及n-p-n的横向双载子晶体管(BJT)。随着制程的先进，寄生组件间的间距也越来越小，这使得该寄生的组件具有更高的增益(Gain)及更易被触发的特性。有关寄生的SCR组件及其在CMOS IC布局上的相对位置显示于图7.2.1-1中。 图7.2.1-1 CMOS IC中寄生的SCR组件
2、及其在布局上的相对位置 SCR组件是寄生于PMOS的源极(接VDD)与NMOS组件的源极(接VSS)之间，若这SCR组件被导通，会在VDD与VSS之间造成一极低电阻的导通现象，大量的ESD电流便会经由这寄生的SCR而旁通掉。但不幸的是，这寄生的SCR组件在IC内部电路的布局上都只具有极小的布局面积，因此这寄生的SCR组件很容易被ESD电流所烧毁而在VDD与VSS之间造成永久短路的破坏。另一寄生的n-p-n BJT组件及其相关布局上的位置显示于图7.2.1-2中。 图7.2.1-2 CMOS IC 中寄生的横向n-p-n双载子晶体管及其在布局上的相对位置 该横向BJT是因两个N+扩散层靠近而寄生
3、的，若一N+是接到VDD，另一N+接到VSS，就会在VDD与VSS间产生一寄生的组件。这BJT组件随着间距S的缩小会具有更高的增益及更佳的BJT特性。当ESD电压跨在VDD与VSS之间时，这寄生的BJT也容易因骤回崩溃(snapback breakdown)而导通。 由于寄生的BJT在IC内部布局中都只具有很小的面积，因此这寄生的BJT一但被ESD电压所崩溃而导通，很容易就被烧毁，而在VDD与VSS之间造成永久的短路破坏现象，这种破坏更常见于深次微米的CMOS IC之中。 7.2.2 先前的防护技术由前一章节所述可知，IC在遭受ESD时常会发生ESD电压转而跨在VDD与VSS电源线之间，为了箝
4、制这过高的ESD电压跨在VDD与VSS电源线之间，一先前的防护设计显示在图7.2.2-1中。 图7.2.2-1 先前技术所设计的VDD与VSS电源线间之ESD拑制电路 一大尺寸的闸极接地(Gate-Grounded)的NMOS组件连接于IC的VDD与VSS电源线之间，被用来当做VDD到VSS静电放电防护电路。若有一ESD电压出现在VDD与VSS电源线之间，该NMOS组件将会崩溃导通来旁通该ESD的放电电流。 但是，即使有该NMOS组件当做ESD防护组件来旁通ESD放电电流，IC的内部电路依然会出现ESD损伤的问题。因为，该NMOS组件除了提供ESD防护来保护IC内部电路之外，它也要能够保护自己
5、不被ESD电流所破坏，以免因其被ESD损毁，反而在VDD与VSS之间造成一永久短路的现象，而导致该IC无法正常使用。为了保护NMOS组件不被ESD电流所破坏，该NMOS组件通常在布局上便无法使用最小的布局间距(spacing)，以提升其对ESD承受能力。然而，IC的内部电路经常是使用最小的布局间距，这导致了一个问题，就是内部电路组件因具有最小的布局间距 (例如通道长度)，会先崩溃导通，而ESD保护用之NMOS元件因具有较大的布局间距，反而较慢崩溃导通，这使得闸极接地的NMOS组件不能够有效地来保护IC的内部电路。因此，一个更有效的VDD到VSS静电放电防护电路必需要具有更低的导通崩溃电压，才能
6、够充份地保护IC的内部电路而不是只保护它自己而已。 7.2.3 改进的设计方式为提升该NMOS组件的ESD保护功效，图7.2.3-1显示一改良式的设计。 图7.2.3-1 改良式的VDD与VSS电源线间之ESD拑制电路 在图7.2.3-1中，一静电放电侦测电路被加入，用来控制该NMOS组件的闸极。当有ESD电压出现跨在VDD与VSS电源在线时，该静电放电侦测电路会送出一正电压把NMOS组件导通来旁通掉ESD放电电流。由于该NMOS元件是藉由其闸极控制而导通，而不是像图7.2.2-1中的闸极接地NMOS组件是靠崩溃才导通的，因此图7.2.3-1的设计具有极低的导通电压。当内部电路组件尚未因ESD
7、电压而崩溃之前，该NMOS组件就早已导通来旁通ESD放电电流了。这导通的NMOS组件在VDD与VSS之间成一暂时性的低阻抗状态，因此跨在VDD与VSS之间的ESD电压能够很有效地被箝制住，不会再造成IC内部电路因ESD而出现异常损坏的现象。有关实现此方法的典型设计如图7.2.3-2所示12。 图7.2.3-2 VDD与VSS电源线间ESD箝制电路之实现图 在图7.2.3-2中，一基于RC时间常数的控制电路被设计用来控制一短信道NMOS组件的导通，该NMOS组件的汲极(drain)是连接到VDD，其源极(source)是连接到VSS。当有ESD电压出现跨在VDD与VSS电源线之间时，该NMOS组
8、件即会被导通而在VDD与VSS之间形成一暂时性的低阻抗状态，ESD放电电流即经由该NMOS组件而旁通掉。利用此一改良式的ESD箝制电路，可以有效地防护脚对脚的ESD放电，其ESD放电电流的流通路径如图7.2.3-3所示。 图7.2.3-3 利用VDD与VSS间ESD箝制电路来导引脚对脚的ESD放电电流 当脚对脚ESD电压转变成跨在VDD与VSS电源线之间时，该RC控制的ESD侦测电路会被ESD的能量而偏压工作，并送出一正电压到NMOS组件的闸极来导通该NMOS， ESD电流便经由这导通的NMOS组件而排放掉，因此IC的内部电路及寄生的SCR与BJT组件都不会因ESD的过压压迫而被破坏。 7.2
9、.4 电源在线杂散电容/电阻的效应虽然图7.2.3-2的改良设计能够充份保护IC内部电路，避免异常的ESD损伤。但是在图7.1.1-1中所提到在电源线上的寄生电阻与电容效应可能会降低图7.2.3-2改良电路的保护效果。因为ESD放电现象在很短的时间内(约100ns)便会出现高达数安培的放电电流，如果该改良式ESD箝制电路的摆放位置距离被ESD打到的输入或输出脚位太远，则可能会发生远水救不了近火的现象。 图7.2.4-1 杂散电阻/电容对ESD箝制电路防护功能的影响 图7.2.4-1显示了这杂散电阻/电容对ESD箝制电路之防护功能上的影响。在先进的VLSI中，芯片的尺寸是越来越大，相对地环绕整个
10、芯片的VDD与VSS电源线是拉得更长，其所相对产生的杂散电容/电阻效应也会增加，这反而降低ESD箝制电路的防护效果。为调查这电源在线寄生杂散电阻/电容对该改良式ESD箝制电路的防护影响，一实验芯片被设计来调查这个效应。 图7.2.4-2 用来调查不同间距对ESD箝制电路防护功能影响度的测试芯片设计 图7.2.4-2显示了该实验芯片的设计，一改良式ESD拑制电路放在VDD PAD的旁边，在VDD PAD右边是不同距离的输入脚，在VDD PAD的左边是不同距离的输出脚，一30m宽的VDD电源线连接了该VDD PAD与所有输入与输出脚，另一30m宽的VSS电源线连接了VSS PAD与所有所输入脚与输
11、出脚。该一实验芯片制作于一0.8m的CMOS制程中，其脚对脚的ESD耐压特性显示于图7.2.4-3及图7.2.4-4中，当两个脚位相隔越远时，其ESD耐压能力越低。 图7.2.4-3 脚对脚正电压ESD防护能力与脚位间距的关系 图7.2.4-4 脚对脚负电压ESD防护能力与脚位间距的关系 虽然VDD与VSS电源线间有该改良式ESD箝制电路，但当局两个遭受ESD电压的相对脚位之距离超过4000m时，其脚对脚的ESD耐压能力下降了一半，这显示出VDD与VSS电源线寄生之杂散电容/电阻对该改良式ESD箝制电路防护效果之负面效应。为了避免这杂散电容/电阻的影响，电源线的宽度/长度与ESD箝制电路的摆放
12、位置应该要建立一套设计准则(Design Rules)以利IC设计上的参考。台湾某一半导体厂商已经在笔者的协助之下建立了一套这样的设计准则。 为了提供更有效的VDD与VSS间ESD箝制作用，一利用该改良式ESD箝制电路的全芯片防护设计显示于图7.2.4 -5中。 图7.2.4-5 利用VDD与VSS间拑制电路以达成全芯片ESD防护的设计示意图 该全芯片防护设计的概念已实际地被用来改善某一IC产品的ESD耐压能力。一IC产品的原本ESD耐压能力，在输入/输出脚对VDD/VSS ESD放电测情形下只能承受1000V的ESD，在脚对脚的ESD放电测试情形下只能承受500V的ESD。经过图7.2.4-
13、5的应用之后，该IC的ESD耐压能力，在输入/输出脚对VDD/VSS ESD测试下能承受到4000V的ESD，在脚对脚ESD测试下能承受到3000V的ESD。在适当的地方加入VDD与VSS的ESD箝制电路，而不用去修改或放大输入/输出脚的ESD防护电路与组件，IC的ESD承受能力能够被有效地大幅提升。这给予全芯片防护设计上的一个重大的启示，在VDD与VSS电源线间做好一有效率的ESD箝制电路，即可协助大幅提升输入/输出脚的ESD耐压能力。7.3 先进制程对ESD拑制电路的影响7.3.1 先进制程的影响虽然图7.2.3-2的改良设计能够避免ESD电压损伤到IC的内部电路，但是在先进制程中，随着L
14、DD结构及金属硅化物(silicide)扩散层的普遍使用，该被导通用来旁通ESD电流的NMOS组件本身更易遭受ESD的破坏。有关这ESD箝制用NMOS组件本身在先前制程下更易被ESD损伤的示意图显示于图7.3.1-1中。 图7.3.1-1 NMOS组件在VDD与VSS间ESD箝制电路中容易遭受ESD电流损伤的示意图 当ESD侦测电路送出一正电压把该NMOS打开时，在VDD电源在线的ESD电流先被导引且聚集在LDD peak上，再经由产生的channel而流经NMOS到VSS电源线去。由于这LDD与channel的深度都很浅，再加上silicide扩散层的极低电阻，ESD瞬间数安培的电流很容易就
15、把该NMOS的LDD及channel烧毁破坏而造成VDD与VSS间永久短路的故障。这使得图7.2.3-2的改良设计在先进制程CMOS IC中的应用产生了负面的影响。 7.3.2 改善措施为了避免该NMOS组件因制程先进而降低其对ESD的承受能力，该ESD箝制用的NMOS必需做得具有更大的元件尺寸，才不致于把该NMOS组件烧毁。在参考文献13中，该NMOS组件尺寸之信道宽度与长度比(W/L)为8000/0.8。为了能快速推动如此巨大的NMOS组件，因此在该参考文献13的设计中加入三级的反相器(inverter)做成Tapered buffer的设计来驱动该巨大的NMOS组件，其中inverter
16、的组件尺寸也不小。虽然，参考文献9中的设计可以有效地保护IC的内部电路避免ESD损伤，但其巨大的组件尺寸与大尺寸的三级反相器推动电路，大大地增加了布局上的面积，这使其在次微米或深次微米集成电路中的实用上增加困难度及芯片成本。 为了缩小ESD箝制用NMOS组件的尺寸，一改良方式是在该NMOS的汲极(drain)加上一串联电阻以限制ESD电流的大小，这一改良方式如一美国专利14及研究论文15所示并显示于图7.3.2-1中。 图7.3.2-1 NMOS组件加上串联电阻以提升ESD电流承受能力的美国专利设计 该NMOS组件(BIGFET)的汲极被加入了一N-Well结构来实现该串联电阻。虽然串联电阻具
