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1、第二章 系统级设计,2.1 系统建模 2.2 系统行为描述和Verilog HDL 2.3 系统仿真 2.4 系统综合 2.5 系统设计、仿真软件,2.1 系统建模,为什么研究系统,随着近代科学技术的发展，特别是大规模集成电路的出现，电子系统越来越复杂。因此，系统级设计与仿真分析备受重视。,系统级设计-第 1页,系统理论研究包括系统设计与系统分析两个方面： 系统设计是指按照设计者的需求建立系统模型的过程。基于计算机辅助的现代设计技术就是从系统级开始，按照自顶向下的层次化设计思路进行的，因此，系统设计在电路设计中是相当重要的。 系统分析实质上包含信号分析和系统分析两个方面，往往将两者看作一个整体
2、。系统级分析往往是以系统模型为基本依据，以信号流分析为基本特征的一种分析方法。完成这种分析正是电路CAD工具的优点所在，CAD软件提供了系统的程序化模型设计和分析环境，它依赖于系统模型、科学计算和显示输出三者的完美结合。,2.1 系统建模,一、系统的概念,关于“系统”，很难用简明扼要的文字准确地定义。关于它的定义，国内外学术界从不同的角度提出了种种不同的看法。,系统级设计-第 2页,这里给出一种普遍接受的定义：系统是由相互联系、相互制约、相互依存的若干组成部分(要素)结合在一起形成的具有特定功能和运动规律的有机整体。,2.1 系统建模,一般来讲，系统是由电路构成的，电路是由元件构成的，元件是最
3、小的单位。以反馈控制系统为例，之所以称它为系统是因为只关心它的信号以及前向通道和反馈通道的数学模型G(s)和H(s)，而不关心构成这些单元的电路结构。,系统级设计-第 3页,2.1 系统建模,如果采用一个负反馈运算放大器实现该系统，其电路模型如下图所示。这是一个典型的电路，其中的运算放大器是一个元件。,系统级设计-第 4页,2.1 系统建模,二、系统模型及其建立,为了研究系统，从理论上讲可以用实际系统来做试验。但是往往出于经济、安全及可能性方面的考虑，人们不希望首先在真实系统上进行试验，而希望在模型上进行试验；另外在一个系统未建立之前，为预测其性能，用实际系统做试验也是不可能的。因此必须借助系
4、统的模型。,系统级设计-第 5页,模型是系统某种特定性能的一种抽象形式。通过模型可以描述系统的本质和内在的关系。,模型一般分为物理模型和数学模型两大类。,2.1 系统建模,物理模型与实际系统有相似的物理性质。这些模型可以是按比例缩小了的实物外形，例如飞行器外形和船体外形，或生产过程中试制的样机模型，例如导弹上的陀螺、导引头样机等。,系统级设计-第 6页,2.1 系统建模,数学模型是用抽象的数学方程描述系统内部物理变量之间的关系而建立起来的模型。通过对系统的数学模型的研究可以揭示系统的内在运动和系统的动态性能。利用计算机进行系统分析的前提是要求建立一个合适的数学模型。 数学模型的建立是一门学问，
5、看另一个独立的PPT。,系统级设计-第 7页,2.1 系统建模,电子系统的数学模型是以数学表达式或具有理想特性的符号图形来表征系统特性。例如，由电阻器、电容器、电感器组成的串联回路，可抽象表示为如下图所示的模型，其中R表示电阻器的容量，C表示电容器的容量，L表示电感器的容量。,系统级设计-第 8页,2.1 系统建模,若激励信号是电压源Vs(t)，欲求解电压Vc(t)，则由元件的理想特性及KVL可以建立如下微分方程：,系统级设计-第 9页,这就是该系统的数学模型，即一个二阶微分方程。对于较复杂的系统，其数学模型可能是一个高阶微分方程。这里规定该微分方程的阶数就是系统的阶数，上图所示的系统是二阶系
6、统。,2.1 系统建模,集成电路的分析与设计往往要求在不同的抽象级别上进行考虑。设计者可以根据所关心的结果或感兴趣的程度，在器件物理级、晶体管级、结构级或系统级对一个复杂电路进行研究。也就是说，可以从器件的内部电场和电荷传输方面考虑分立器件的行为，如下图所示。,系统级设计-第 10页,2.1 系统建模,也可以根据器件的电特性研究一组器件间的相互作用，如下图所示。,系统级设计-第 11页,2.1 系统建模,还可以作为一个单元来研究几个组成块的功能，如下图所示。,系统级设计-第 12页,2.1 系统建模,或者可以从组成系统的子系统方面研究该系统的性能，如下图所示。,系统级设计-第 13页,2.1
7、系统建模,三、模拟系统及数字系统模型,模拟系统是给定输入模拟信号，完成某种功能并得到所需要的输出模拟信号的某种事物组合体。从数学关系上来说，模拟系统就是函数x(t)到y(t)的变换。记为：y(t)=LX(t),系统级设计-第 14页,若系统为L，输入单位冲击函数(t)，输出为h(t)=L(t)，则称h(t)为系统L的冲击响应。h(t)的拉普拉斯变换H(s)称为系统L的系统函数，h(t)的傅里叶变换H()为系统L的频率响应，h(t)、H()、H(s)与系统L具有数学上的对应关系，是系统L分别在时域、频域、复频域的数学模型。通常用h(t)、H()、H(s)分别来描述系统L。,冲击响应h(t)、频率
8、响应H()、系统函数H(s)就是设计和分析模拟系统的数学基础。,2.1 系统建模,数字系统是给定数字信号，完成某种功能并得到所需要的输出数字信号的某种事物的组合体。数字系统表现为数字信号xn到数字信号yn的一个变换，记为：yn= Lxn,系统级设计-第 15页,若系统为L，输入单位冲击函数n，输出为hn=Ln，则hn称为系统L冲击响应。hn的z变换H(z)称为数字系统L的系统函数。例如下式表示一个二阶数字滤波器。,2.1 系统建模,四、电子系统的程序化模型,在电子设计中，数学模型依然是设计系统的基础，但是如果为某个特定的计算机应用程序需要将数学模型或物理模型转变成为程序化模型，这可能是描述语言
9、书写的程序或图形化程序等，在不同的设计环境下将会有不同的表现形式。系统的程序化模型的建立是实现由概念到工程实现的重要步骤。,系统级设计-第 16页,2.2 系统行为描述和Verilog HDL,什么是行为,电子实体中的行为：反映信号的变化、组合和传播。行为的特点是信号的延迟和并行性。,系统级设计-第 17页,2.2 系统行为描述和Verilog HDL,Verilog HDL的历史,Verilog HDL是在1983年由GDA (Gate Way Design Automation)公司的Phil Moorby所创。Phil Moorby后来成为Verilog-XL的主要设计者和Cadence
10、公司的第一个合伙人。,系统级设计-第 18页,在19841985年间，Moorby设计出了第一个Verilog-XL的仿真器。,1986年，Moorby提出了用于快速门级仿真的XL算法。,1990年，Cadence公司收购了GDA公司,1991年，Cadence公司公开发表Verilog语言，成立了OVI(Open Verilog International)组织来负责Verilog HDL语言的发展。,1995年制定了Verilog HDL的IEEE标准，即IEEE1364。,2.2 系统行为描述和Verilog HDL,系统级设计-第 19页,2.2 系统行为描述和Verilog HDL,
11、Verilog HDL的用途,Verilog的主要应用包括： ASIC和FPGA工程师编写可综合的RTL代码 高抽象级系统仿真进行系统结构开发 测试工程师用于编写各种层次的测试程序 用于ASIC和FPGA单元或更高层次的模块的模型开发,系统级设计-第 20页,2.2 系统行为描述和Verilog HDL,Verilog HDL的描述层次,系统级设计-第 21页,Verilog HDL可以在三个抽象层次上进行描述,行为级 用功能块之间的数据流对系统进行描述 需要时在函数块之间进行调度赋值。 RTL级/功能级 用功能块内部或功能块之间的数据流和控制信号描述系统 基于一个已定义的时钟周期来定义系统模
12、型 结构级/门级 用基本单元(primitive)或低层元件(component)的连接来描述系统以得到更高的精确性，特别是时序方面。 在综合时用特定工艺和低层元件将RTL描述映射到门级网表,2.2 系统行为描述和Verilog HDL,Verilog HDL程序例子,系统级设计-第 22页,module myadder(clock, reset, a, b, sum); parameter width = 8; input clock, reset; input width-1:0 a, b; output width :0 sum; reg width-1:0 a_reg, b_reg;
13、reg width : 0 sum; always (posedge clock or negedge reset) if (!reset) begin a_reg = b0; b_reg = b0; sum= b0; end else begin a_reg = a; b_reg = b; sum = a_reg + b_reg ; end endmodule,2.2 系统行为描述和Verilog HDL,Verilog HDL模块和接口,系统级设计-第 23页,Verilog 模块由两部分组成：端口信息和内部功能。,module block1(a, b, c, d, e); input a
14、, b, c; output d, e; assign d = a | ( b endmodule,2.2 系统行为描述和Verilog HDL,系统级设计-第 24页,Verilog 模块的结构由在module和endmodule 关键词之间的四个主要部分组成：,- 端口信息： module block1(a, b, c, d ); - 输入/输出说明 ： input a, b, c ; output d ; - 内部信号： wire x; - 功能定义： assign d = a | x ; assign x = ( b endmodule,2.2 系统行为描述和Verilog HDL,系
15、统级设计-第 25页,请在下面的空格中填入适当的符号使其成为右图的Verilog 模块 ：,尝试一下：,module block1(a, b, , , ); input , , ; d, ; assign d = a | ( b _,2.2 系统行为描述和Verilog HDL,系统级设计-第 26页,请在下面的空格中填入适当的符号使其成为右图的Verilog 模块 ：,尝试一下：,module block1(a, b, c , d, e ); input a, b, c; output d, e ; assign d = a | ( b endmodule,2.2 系统行为描述和Verilog HDL,系统级设计-第 27页,Verilog HDL的特点：,下面列出的是Verilog硬件描述语言的主要能力： 基本逻辑门，例如AND、OR和NAND等都内置在语言中。 用户定义原语（UDP）创建的灵活性。用户定义的原语既可以是组合逻辑原语，也可以是时序逻辑原语。 开关级基本结构模型，例如PMOS 和NMOS等也被内置在语言中。 提供显式
