机电工程系-厦门大学精品课程建设网站精编版

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1、第6章 存储器,6.1 半导体存储器的性能特点和分类 6.2 随机存取存储器 6.3 只读存储器 6.4 半导体存储器接口技术 6.5 高速缓冲存储器 6.6 虚拟存储器,6.1 半导体存储器的性能特点和分类,6.1.1.半导体存储器的分类 6.1.2 半导体存储器的主要性能指标 6.1.3 半导体存储芯片的组成,6.1.1.半导体存储器的分类,按制造工艺分类 按存取方式分类,1按制造工艺分类,（1）双极（Bipolar）型 由TTL（Transistor-Transistor Logic）晶体管逻辑电路构成。 存储器工作速度快，与CPU处在同一量级 集成度低、功耗大、价格偏高 （2）金属氧化

2、物半导体型（MOS型） 用来制作多种半导体存储器件，如静态RAM、动态RAM、EPROM、E2PROM、Flash Memory等。 集成度高、功耗低、价格便宜 速度较双极型器件慢,2按存取方式分类,说明,（1）随机存取存储器RAM 信息可以随时写入或读出 关闭电源后所存信息将全部丢失 静态RAM采用双稳电路存储信息，而动态RAM是以电容上的电荷存储信息。 静态RAM速度更快，而动态RAM的集成度更高、功耗和价格更低，动态RAM必须定时刷新。 （2）只读存储器ROM ROM是一种在工作过程中只能读不能写的非易失性存储器 掉电后所存信息不会丢失,6.1.2 半导体存储器的主要性能指标,存储容量

3、存取速度 功耗 可靠性 性能/价格比,主要性能指标,存储容量： 存储器所能记忆信息的多少即存储器所包含记忆单元的总位数称为存储容量。 存取速度 从CPU给出有效的存储地址到存储器给出有效数据所需的时间 功耗 功耗反映了存储器耗电的多少，同时也相应地反映了发热程度（温度会限制集成度的提高）。 可靠性 以平均无故障时间（MTBF）来衡量。平均无故障时间可以理解为两次故障之间的平均时间间隔 。 性能/价格比 衡量存储器的经济性能，它是存储容量、存取速度、可靠性、价格等的一个综合指标,6.1.3 半导体存储芯片的组成,存储体 地址译码器 控制逻辑电路 数据缓冲器,半导体存储芯片的组成,1存储体 存储芯

4、片的主体，它由若干个存储单元组成。 一个存储单元为一个字节， 存放8位二进制信息 。 每个存储单元有一个地址（称为存储单元地址） 存储体总是按照二维矩阵的形式来排列存储元电路。 体内基本存储元的排列结构通常有两种。 一种是“多字一位”结构（简称位结构），其容量表示成N字1位。例如，1K1位，4K1位。另一种排列是“多字多位”结构（简称字结构），其容量表示为：N字4位/字或N字8位/字。如静态RAM的6116为2K8，6264为8K8等。 2地址译码器 接收来自CPU的N位地址，经译码后产生2n个地址选择信号 3控制逻辑电路 接收片选信号及来自CPU的读/写控制信号，形成芯片内部控制信号 4数据

5、缓冲器 用于暂时存放来自CPU的写入数据或从存储体内读出的数据。,存储芯片组成示意图,6.2 随机存取存储器,6.2.1 静态RAM 6.2.2 动态RAM 6.2.3 PC机内存条,6.2.1 静态RAM,SRAM的基本存储电路 SRAM的读写过程 典型SRAM芯片,T3、T4是负载管，T1、T2为工作管， T5、T6、 T7、T8是控制管。 该电路有两种稳定状态：T1截止，T2导通为状态“1”；T2截止，T1导通为状态“0”。,1SRAM的基本存储电路,2SRAM的读写过程,3典型SRAM芯片,常用的SRAM芯片有2114（1K4）、2142（1K4）、6116（2K8）、6232（4K8

6、）、6264（8K8）、和62256（32K8）等。,表6-1 Intel 2114芯片引脚功能说明,2114 SRAM结构框图及引脚,6.2.2 动态RAM,DRAM的基本存储电路 DRAM的特点 典型DRAM芯片,T2为一列基本存储单元电路上共有的控制管。,电容C有电荷表示“1”，无电荷表示“0”。若地址经译码后选中行选线X及列选线Y，则T1、T2同时导通，可对该单元进行读/写操作。,1DRAM的基本存储电路,2DRAM的特点,（1）DRAM芯片的结构特点 DRAM与SRAM一样，都是由许多基本存储元电路按行、列排列组成二维存储矩阵 DRAM芯片都设计成位结构形式，即每个存储单元只有一位数

7、据位，一个芯片上含有若干字。如4K1位，8K1位，16K1位，64K1位或256K1位等 DRAM芯片集成度高，存储容量大，因而要求地址线引脚数量多 DRAM芯片常将地址输入信号分成两组，采用两路复用锁存方式，即分两次把地址送入芯片内部锁存起来，以减少引脚数量。 （2）DRAM的刷新 刷新就是不断地每隔一定时间（一般每隔2ms）对DRAM的所有单元进行读出，经读出放大器放大后再重新写入原电路中，以维持电容上的电荷，进而使所存信息保持不变 对DRAM的刷新是按行进行的，每刷新一次的时间称为刷新周期。从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍所用的时间间隔称为最大的刷新时间间隔，

8、一般为2ms。,表6-2 Intel 2116的引脚名,3典型DRAM芯片,DRAM芯片常用的有Intel 2116 （16K1位）、2118、2164等。 （1）芯片的引脚,（2） Intel 2116内部结构,6.2.3 PC机内存条,FPM DRAM EDO DRAM SDRAM DDR DRDRAM,PC机内存条,1FPM DRAM（Fast Page Mode DRAM，快速页面模式内存） 把连续的内存块以页的形式来处理。即CPU所要读取的数据是在相同的页面内时，CPU只要送出一个行地址信号。 2EDO DRAM（Extended Data Out DRAM,扩展数据输出内存） 和F

9、PM的基本制造技术相同，在缓冲电路上有所差别，在本周期的数据传送尚未完成时，可进行下一周期的传送。 3SDRAM（Synchronous Burst DRAM, 同步突发内存） 采用了多体存储器结构和突发模式，为双存储体结构，也就是有两个存储阵列，一个被CPU读取数据时，另一个已经做好被读取的准备，两者相互自动切换。 4DDR（Double Data Rate, 双倍数据速率）SDRAM 传统的SDRAM内存只在时钟周期的上升沿传输指令、地址和数据，而DDR SDRAM内存的数据线有特殊的电路，可以让它在时钟的上下沿都传输数据。 5DRDRAM DRDRAM的接口工作频率为400MHz，由于它

10、能在时钟信号的上升沿和下降沿各传输一次数据，因此数据传输的频率实际上为800MHz，其峰值传输速率可以达到1.6GB/s。,6.3 只读存储器,6.3.1 EPROM 6.3.2 E2PROM 6.3.3 快速擦写存储器,6.3.1 EPROM,基本存储电路和工作原理 编程和擦除过程 典型的EPROM芯片介绍,图6-8 EPROM的基本存储电路和FAMOS结构,1基本存储电路和工作原理,2编程和擦除过程,EPROM是一种可由用户进行编程并可用紫外光擦除的只读存储器。 EPROM的编程过程实际上就是对某些单元写入“0”的过程。采用的办法是：在管子的漏极加一个高电压，使漏区附近的PN结雪崩击穿，在

11、短时间内形成一个大电流，一部分热电子获得能量后将穿过绝缘层，注入浮置栅。 擦除的原理与编程相反，通过向浮置栅上的电子注入能量，使得它们逃逸。,3典型的EPROM芯片介绍,目前典型的EPROM芯片有Intel 2716（2K8）、2732（4K8）、2764（8K8）、27128（16K8）、27256（32K8）、27512（64K8）等。 前两种采用24引脚封装，后几种采用28引脚封装。它们皆为双列直插式芯片。,（1）芯片特性,Intel 2716芯片的16K位基本存储电路排列成128128的阵列，它们被分成8个16128的矩阵，每个16128的矩阵代表2K字节中的某一位。 芯片内部采用双译

12、码方式，11条地址线中7条用于X译码，产生128条行选择线；4条用于Y译码，产生16条列选择线。 当某个单元被选中的，同时产生8位输出数据。,（2）工作方式,表6-4 Intel 2716芯片工作方式的选择,6.3.2 E2PROM,芯片特性 工作方式,E2PROM的典型芯片有2K8的Intel 2816/2817、2816A/2817A和8K8的2864A。2816A/2817A,1芯片特性（8K8的2864A ）,R/,2工作方式,6.3.3 快速擦写存储器,闪存的特点 闪存的应用,快速擦写存储器（Flash Memory）也称为闪速存储器 从原理上看，FLASH Memory属于ROM型

13、存储器，但是它可以随时改写信息；从功能上看，它又相当于RAM。,1闪存的特点,（1）按区块（Sector）或页面（Page）组织 可进行整个芯片的擦除和编程操作外，还可以进行字节、区块或页面的擦除和编程操作 （2）可进行快速页面写入 CPU可以将页数据按芯片存取速度（一般为几十到200ns）写入页缓存，再在内部逻辑的控制下，将整页数据写入相应页面，大大加快了编程速度。 （3）内部编程控制逻辑 当编程写入时，由内部逻辑控制操作，CPU可做其他工作。CPU可以通过读出验证或状态查询获知编程是否结束，从而提高了CPU的效率。 （4）在线系统编程能力 擦除和写入都无需把芯片取下 （5）软件和硬件保护能

14、力 可以防止有用数据被破坏,2闪存的应用,目前闪存主要用来构成存储卡，以代替软磁盘。 已大量用于便携式计算机、数码相机、MP3播放器等设备中。,6.4 半导体存储器接口技术,6.4.1 存储器与CPU接口的一般问题 6.4.2 存储器与地址总线的连接 6.4.3 存储器与控制总线、数据总线的连接 6.4.4 存储器接口举例,6.4.1 存储器与CPU接口的一般问题,CPU总线的负载能力 存储器与CPU之间的时序配合 存储芯片的选用和地址分配,1CPU总线的负载能力,通常CPU总线的负载能力是一个TTL器件或20个MOS器件。 一般小型系统中，CPU可直接与存储器芯片相连。而在较大系统中，当总线

15、负载数超过限定时应当加接驱动器。 地址线、控制线时是单向的，故采用单向驱动器，如74LS244，Intel8282等，而数据线是双向传动的，故采用双向驱动器，如74LS245、Intel8286/8287等。,2存储器与CPU之间的时序配合,选用存储芯片时，必须考虑它的存取速度和CPU速度的匹配问题，即时序配合。 为了使CPU能与不同速度的存储器相连接，一种常用的方法是使用“等待申请”信号。该方法是在CPU设计时设置一条“等待申请”输入线。 若与CPU连接的存储器速度较慢，使CPU在规定的的读/写周期内不能完成读/写操作，则在CPU执行访问存储器指令时，由等待信号发生器向CPU发出“等待申请”

16、信号，使CPU在正常的读/写周期之外再插入一个或几个等待周期Tw，以便通过改变指令的时钟周期数使系统速度变慢，从而达到与慢速存储器匹配的目的。,3存储芯片的选用和地址分配,存储芯片类型和芯片型号的选择因素 存放对象 存储容量 存取速度 结构 价格。,6.4.2 存储器与地址总线的连接,存储器与地址总线的连接，本质上就是在地址分配的基础上实现地址译码，保证CPU能对存储器中所有单元正确寻址。 它包括两方面内容：一是高位地址线译码，用以选择存储芯片；二是低位地址线连接，用以通过片内地址译码器选择存储单元。 全译码法 部分译码法 线选法,1全译码法,全译码法是指将地址总线中除片内地址以外的全部高位地址接到译码器的输入端参与译码。 采用全译码法，每个存储单元的地址都是唯一的，不存在地址重叠，但译码电路较复杂，连线也较多。 全译码法可以提供对全部存储空间的寻址能力。当存储器容量小于可寻址的存储空间时，可从译码器输出线中选出连续的几根作为片选控制，多余的令其空闲，以便需要时扩充。,例6-1,设CPU寻址空间为64KB（地址总线为16位），存储器由8片