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1、实验四 串口接收模块电路设计,1、熟练使用ISE设计工具。 2、理解串口传输协议。理解采用“自顶向下”设计思路,分解模块的方法。 3、在ISE使用Verilog HDL设计串口接收模块,完成仿真、下载。,实验目的:,一帧数据位数和115200 bps =1(开始位)+8(数据位)+1(校验位)+1(结束位)=11位,串口传输协议概述,本次设计选择持续时间1位 本次设计数据位定位8位 本次设计不要校验位,波特率,9600 bps,115200 bps,串口传输协议概述,波特率是9600 bps,传输一位数据的时间是1/9600= 0.000104166666666667秒,如果FPGA系统时钟是
2、20MHZ,则一位数据传输时间相当于(1/9600)/(1/20M)=2083个20MHZ时钟周期。,传输一帧数据的时间是11*1/9600 =0.00114583333333333333333333333333秒。,为了稳定采集串口数据帧的数据,需要在每位数据的“中间时刻”采样,若系统时钟是20MHZ,则在计数至2083/2=1042时采样此时刻的数值。,任务分析,为实现串口接收电路,FPGA应该完成:,1、及时发现数据传输的开始,并判断每一位的开始。,2、按照“在数据位中间采样”的要求,确认采样时刻。,3、将采样得到串行数据转换为并行数据。,4、将得到并行数据显示在下载板上。,系统总体框图
3、,思考题:,1、简述帧开始监测模块(detect_module),数据位中心定位模块(rx_bps_module),数据装载模块(rx_control_module)的功能各是什么?这三个模块是如何配合实现了串口数据的接收? 2、如果串口比特率改为115200 bps,代码应该做怎样的修改? 3、如果要设计串口数据发送模块,该如何设计,简要写出设计系统任务书(包括设计目标,功能模块划分,子模块功能描述等),要求按照系统实现要求,分析串口通讯协议,描述按“自顶向下”设计方法分解系统,实现各子模块的思路,实验报告附功能仿真波形及其分析。 阐述下载测试电路,包括引脚锁定,下载调试效果。 回答本实验的思考题。,我们的共同目标!,追求人生的美好!,