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1、实验三-译码器与编码器的设计与仿真 作者： 日期：实验三 译码器与编码器的设计与仿真1、 实验目的： 实现译码器与编码器的设计与仿真。二、实验内容 1用逻辑图设计3-8译码器，再用VHDL语言设计参数化的译码器； 2参照芯片74LS148的电路结构，用逻辑图和VHDL语言设计8-3优先编码器。三、实验步骤。（一）、 8-3编码器、3-8译码器的逻辑图及逻辑表达式。 1.8-3编码器： 逻辑框图：逻辑图： 2.3-8译码器：2.3-8译码器： 逻辑框图：逻辑图：（2） 用VHDL语言设计8-3编码器、参数化的译码器。1.8-3编码器：library ieee;use ieee.std_logic
2、_1164.all;entity bianmaqi isport(clk,clr:in std_logic; d:in std_logic_vector(7 downto 0); q:out std_logic_vector(2 downto 0);end bianmaqi;architecture y of bianmaqi isbegin process(d) begin case d is when01111111=qqqqqqqqq=111; end case; end process;end y;2.3-8译码器：library IEEE; use IEEE.std_logic_11
3、64.all; entity yimaqi is port ( A : in std_logic_vector (2 downto 0); S1,S2,S3 : in std_logic; Y : out std_logic_vector (7 downto 0) ); end entity; architecture yimaqi of yimaqi is signal s : std_logic_vector(2 downto 0); begin S = S1&S2&S3; process(A, S) begin Y 1); if S=100 then case A is when 000 = Y Y Y Y Y Y Y Y NULL; end case; end if; end process; end architecture;4、 实验仿真结果。1.8-3编码器：2.3-8译码器：5、 总结。通过这次实验，真实感受到做仿真时合理的将同类型输入输出合并的好处。但是合并时需要注意合并顺序，比如是从大到小，从小到大。经常忘记改变它们的顺序。
