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1、集成电路版图设计IC layout design,1,第9章 寄生参数,寄生电容 寄生电阻 寄生电感 器件的寄生参数,2,三种主要的寄生参数：导线 寄生电容 寄生电阻 寄生电感 parameter scaling： conductances and capacitances scale linearly with width （”widening a wire leads to less than a proportional increase in capacitance, but a proportional reduce in resistance, so the RC delay pr
2、oduct improves.” “P219,CMOS VLSI”） resistances scale inversely with width interconnects introduce extra resistance, capacitance, and delay, degrade of large device performance!,寄生电容,3,导线之间（同层/不同层）、导线与衬底之间都存在平面电容；上层导线到下层导线、下层导线到衬底之间存在边缘电容。,寄生电容,Capacitance is everywhere.,4,由于尺寸很小，因此这些寄生参数的值也很小。 对于对电容
3、不敏感的电路，不必担心； 不管是CMOS还是双极型，只要涉及高频，寄生会成为问题。 忽略寄生参数会毁掉你的芯片。 导线尽可能短 减少寄生电容的方法： 采用电容最低的金属层 绕过电路走线,寄生电容,5,减少寄生电容的方法 - 选择金属层 起主要作用的电容通常是导线与衬底间的电容。 如下图，寄生参数可以把电路1的噪声通过衬底耦合到电路2，所以要设法使所有的噪声都远离衬底。,寄生电容,6,减少寄生电容的方法 - 选择金属层 可以通过改变金属层来获得较小的至衬底的电容，通常最高金属层所形成的电容总是最小的。 另外值得注意的是并不是所有工艺的最高层金属与衬底产生的寄生电容都最小,它还与金属层的宽度等其它
4、因素有关。有些工艺中或许是 M2对地的电容要比 M4的对地电容大，所以我们不能只凭直觉来判断，一定要通过具体的计算来确认。,寄生电容,7,减少寄生电容的方法 - 选择金属层 Modern processes have eight or more metal layers. The lower layers are thin and optimized for a tight routing pitch. Middle layers are often slightly thicker for lower resistance and better current-handling capabi
5、lity. Upper layers may be even thicker to provide a low-resistance power grid and fast global interconnect.,寄生电容,8,减少寄生电容的方法 - 选择金属层 宽度、间距 widening a wire leads to less than a proportional increase in capacitance, but a proportional reduce in resistance, so the RC delay product improves. Increasing
6、spacing between wires reduces capacitance to the adjacent wires and leaves resistance unchanged. This improve the RC delay to some extent and significantly reduces coupling noise.,寄生电容,9,减少寄生电容的方法 绕过电路走线 在某些电路的上面布金属线,这是在数字自动布局布线中经常会遇到的情况。 各层金属相互交叠,所以在反相器、触发器等都存在寄生电容。如果不加以干预的话, 只是由布线器来操作, 那么就有可能毁了你的芯
7、片。 在模拟电路版图设计中,我们经常会人为的将敏感信号隔离开来, 尽量避免在敏感电路上面走线,而只是将金属线走在电路之间,这样寄生的参数就小一些且相对容易控制。 在数字版图中，90%的导线一起布置，不必关心它们的功能； 而在模拟版图中，对于某些功能可以不在乎寄生电容，而另一些必须注意。,寄生电容,10,减少寄生电容的方法 绕过电路走线,寄生电容,11,通过电流密度可以选择导线宽度，电流大小影响单元间的布线方案。 翻开工艺手册，我们经常能看到每层金属线能够承载的电流。通过这个参数我们可以计算所需要的金属层宽度。例如，有一根信号线需要承载 1毫安的电流，而工艺手册注明每微米可以走 0.5毫安的电流
8、，那么这根金属层的宽度至少要2微米。,寄生电阻,12,IR压降： 假设导线的方块电阻Rsqu是0.05, 则 R = Rsqu*L/W = 0.05*（2mm/2um） = 50 V = IR = 50*1mA = 50 mV 所以计算得知电压为50毫伏。 它对于一个电压非常敏感的电路来讲就会有很大的影响。如果这条导线的压降不能超过10毫伏, 显然这个设计就是失败的。所以这就意味着我们必须增加导线宽度才能满足这一要求。,寄生电阻,13,为了降低寄生电阻，就需要确保使用最厚的金属层。正如我们了解的，一般情况下，最厚的金属线具有最低的方块电阻。如果遇到相同的金属层厚度，也可以将这几条金属重叠形成并
9、联结构，大大降低了电阻。因此, 并联布线是降低大电流路径电阻的有效方法, 而且还能节省一定的面积。,寄生电阻,14,当电路是在一个真正的高频的情况下工作时，导线也开始存在了电感效应。 解决寄生电感的方法就是试着去模拟它，把它当成电路中的一部分。 首先需要尽早的完成布局，好让电路设计者较早的看到导线究竟能有多长，然后估计出可能引起的电感。版图设计过程中尤其注意不要因为电感耦合而影响其它部分。 能否利用寄生参数？ 从整体来说，不可以利用寄生参数得到好处。 因为寄生参数可以正负相差50%，无法很好地控制。 然而，可以利用寄生参数得到一点小外快。如把电源线和地线互相层叠起来就可以得到免费的电源去耦电容
10、。,寄生电感,15,CMOS晶体管 MOS器件本身存在两种电容：栅电容和扩散电容。 栅电容： 平行板电容： Cgb = Cunit/area x A 源漏交叠电容： Cgs、 Cgd 总的栅电容： Cg = Cgb + Cgs + Cgd,器件的寄生参数,overlap capacitance,intrinsic capacitance (a parallel plate capacitor),Cgs(fringing),Cgd(fringing),16,CMOS晶体管 - 栅电容： Cgb is necessary to attract charge to invert the channe
11、l, so high gate capacitance is required to obtain high Ids. Cgb = Cox * WL = Cpermicron * W Cpermicron = Cox*L = （s/tox） * （Cpermicron has a value of about 1.52fF/um of gate width）,器件的寄生参数,17,CMOS晶体管 - 栅电容：边缘交叠电容 The gate also has fringing fields terminating on the source and drain, this leads to ad
12、dition overlap capacitance, called “Cgs(fringing) /Cgd(fringing) ”. Cgs(fringing) = Cgsfr * W Cgd(fringing) = Cgdfr * W Comparing to a long channel nMOS transistor, we can find that Cgd does not go to 0 in saturation of a shorter channel transistor, because the fringing overlap component Cgd(fringin
13、g) is significant. The fringing overlap capacitance becomes relatively more important for shorter channel transistors because it is a large fraction of the total.,器件的寄生参数,18,CMOS晶体管 MOS器件本身存在两种电容：栅电容和扩散电容。 扩散电容：扩散电容主要是由源、漏扩散区与衬底或阱之间形成的PN结电容。由两部分组成：扩散区底面结电容和边缘电容。 Cdb = Cjbs*（ab） + Cjbssw *（2a+2b） 其中，
14、 Cjbs：每平方um的结电容 Cjbssw: 每um的边缘电容 a、b：扩散区的宽度和长度,器件的寄生参数,19,CMOS晶体管 对于处于N阱中的PMOS晶体管，当源或漏上的电压发生变化时，阱电容会使这一变化变慢。当有一个电压加到栅上时, 栅电容会使它变慢。多晶硅栅的串联电阻与栅电容一起形成了一个 RC时间常数, 它使器件进一步变慢。几乎器件的每一个部分都有某种电容以某种方式使器件的操作变慢。,器件的寄生参数,S,D,G,on off,on off,input signal of G,input signal of A,A,20,CMOS晶体管 减少 CMOS器件寄生参数的技术就是减少栅的串
15、联电阻。任何其它在内的寄生参数是没有办法改变的。如果我们降低了多晶硅栅的串联电阻, 就降低了 RC时间常数, 从而改善了器件的速度。我们可以通过把多晶硅栅分成多个“指状“结构, 然后用导线将它们并联起来以降低电阻。,器件的寄生参数,S,D,G,I,III,II,IV,big size MOS,split into four parts,simple mode,21,CMOS闩锁效应及其预防 在 CMOS 电路中 PMOS 和 NMOS 经常作互补晶体管使用，它们相距很近，可以形成寄生可控硅结构，一旦满足触发条件，将使电路进入低压大电流的状态，这就是闩锁效应。 造成电路功能的混乱，使电路损坏。
16、产生闩锁效应的条件 1 环路电流增益大于 1，即npn*pnp = 1 ； 2 两个BJT发射结均处于正偏； 3 电源提供的最大电流大于PNPN器件导通所需维持电流IH。,器件的寄生参数,22,N阱CMOS工艺中的典型PNPN可控硅结构及其等效电路,器件的寄生参数 - CMOS闩锁效应及其预防,overshoot,23,潜在的发射极(结)： 绿色标出区域是潜在的发射极(结)，当这些MOSFET作为I/O器件时，由于信号的大于VDD的overshoot，可能使PMOS的源/衬结、漏/衬结和沟道中感应的纵向PN结(这些都是纵向寄生PNP BJT的发射结)正偏而发射空穴到N阱中，接着在N阱和衬底的PN
