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1、精品资料推荐4.10.3 TOF电子学4.10.3.1 TOF电子学系统的任务BESIII的飞行时间计数器的主要物理目标1是通过测量带电粒子的飞行时间，并结合主漂移室（MDC）给出的粒子动量信息，进行带电粒子的鉴别。其能力大小主要由相同动量粒子的飞行时间差和飞行时间计数器的时间分辨率所决定。飞行时间计数器系统的另一个主要功能是提供一个快时间响应信号给触发系统。根据TOF探测器系统设计报告，为满足带电粒子鉴别的物理目标，TOF系统的总时间分辨率应不大于80ps，TOF电子学系统对整个飞行时间测量的不确定性的贡献要不大于25ps。TOF电子学系统的基本功能是进行粒子的飞行时间测量，即所谓的“时间测
2、量”。为了校正由于幅度游动（Time-Walk）效应带来的时间测量误差， 系统还必须对光电倍增管输出信号的幅度进行测量，即所谓的“电荷测量”。同时，系统还要提供快时间响应信号给触发系统。所以，TOF电子学系统需要完成以下的三项基本功能：1 时间测量。2 电荷测量。3 提供快时间响应信号。4.10.3.2 前置放大器 根据高能所TOF探测器组的仿真计算，当磁场为1.0T时，PMT的增益为2.5105，有近两个数量级的下降。其输出信号幅度则大大减少，主要的信号幅度在50mV左右，经过长距离（15 20米）电缆传输后，输出信号的幅度会进一步衰减。下降的多少取决于电缆的高频特性。一般来说，直径为6-7
3、mm的同轴电缆，对带宽为200MHz的信号，20米长度会有大约2.8dB的信号衰减。而直径为2.9mm的同轴电缆，其衰减则高达8dB。因次，高性能的前置放大器（Pre-Amplifier）是必不缺少的。前置放大器的基本设计考虑有以下几点：1具有良好的频带宽度为保证对4ns上升时间PMT输出信号进行不失真放大，前置放大器应具有很好的高频特性。初步的考虑是-3dB带宽不低于150MHz, 即放大器本身的上升时间保持在2.3ns左右。对信号前沿的影响不超过0.65ns。2. 双线性放大双线性放大的概念是指对小幅度的PMT输出信号，前置放大器应具有较高的电压增益，以保证足够的信号幅度和信噪比；对较大的
4、信号，前置放大器则只有1-2倍的电压放大倍数，使输出信号仍处于放大器的线性范围。从而扩大了前置放大器的动态范围，并且避免信号过载，过长的恢复时间带来较大的死时间。双线性的拐点设置应由PMT输出信号的仿真结果来确定。3全差分放大尽可能采用全差分放大器（Fully Differential Amplifier），即输入输出均为差分信号的新型放大器，最大限度地提高信噪比和信号的动态范围。而且，前置放大器的输出以差分信号的形式出现，可有效地避免在长距离传输时引进噪声和干扰。（一）双线性放大的基本原理CDF系统的TOF读出电子学系统提出了双线性放大的前置放大器设计。图4.10-19是其原理图。该放大器实
5、现双线性的关键元件在二极管D1,电阻R1和R2。静态偏置使得二极管D1截止，该级差分放大器的增益为(R1+ R14)/ R27 = (240+62)/100 = 3，当信号幅度增大到一定时，二极管D1导通，此时，差分放大器的增益则为R14 / R27 = 62/100 = 0.6。两种增益相差5倍。双线性的拐点由二极管D3，D4的管压降大小确定。图4.10-19 CDF双线性前置放大器原理图（二）前置放大器的设计方案由图4.10-19可以看出，CDF系统的前置放大器完全由分立元件组成，可以较容易地满足前置放大器的高增益，高带宽性特性，但可靠性，长期稳定性和一致性则欠缺。近年来宽频带集成运放的发
6、展，使得采用集成放大器实现高增益，高带宽性的前置放大器成为可能。BESIII系统的TOF双线性前置放大器的设计，将考虑分为两级放大的基本结构，第一级为双线性放大，第二级为固定增益的全差分放大。双线性放大的实现则采取两种技术路线进行试验，分立元件结构和单片电流负反馈（Current Feedback，简称为CF）集成运放的结构。1 双线性放大（分立元件）+ 全差分放大 图4.10-20 分立元件构成的双线性放大电路原理图分立元件构成的双线性放大电路原理图如图4.10-20所示，其第一级双线性放大电路是基于CDF的电路原理。第二级是一个增益为2的单片全差分放大器，输出为一互补的全差分放大器。与一般
7、的TOF前置放大器不同的另一点是：PMT也是差分互补输出，利用最后一个打拿级输出与阳极信号极性相反，幅度相近的信号，构成一个互补的PMT差分信号。信号增益近似提高一倍，并可以有效地抑制探测器的输出噪声，提高信噪比。图4.10-21，图4.10-22分别给出了Spice仿真的双线性输入输出曲线和放大器的脉冲响应。 图4.10-21 输入输出曲线的Spice仿真结果 图4.10-22 脉冲响应的Spice仿真结果2 双线性放大（CF集成运放）+ 全差分放大图4.10-23 由CF运放构成的双线性放大电路原理图。与普通的电压负反馈远放不同，CF运放的带宽-电压增益乘积并不是一个常数，在高电压增益的应
8、用时，仍可保证较高的带宽。该方案的关键是选择高频，高增益的CF运放。很明显，图4.10-23的电路比图4.10-20的分立元件构成的电路简单的多。不过，由于CF运放的反向输入端为低阻输入，双端输入的输入阻抗相差很大，不适宜做差分输入。所以，PMT仍只考虑为阳极输出，不采用差分形式。 图4.10-23 由CF运放构成的双线性放大电路原理图图4.10-24，图4.10-25分别给出了CF运放的双线性放大电路的Spice仿真结果。从Spice仿真来看，两种电路的性能相差不大，最后的选取将根据实际电路的测试来决定。 图4.10-24 输入输出曲线的Spice仿真结果 图4.10-25 脉冲响应的Spi
9、ce仿真结果3 单级CF运放结构的方案 作为备份方案，我们仍然考虑一种固定增益的前置放大器设计，这类似于日本BELLE试验中采取的TOF前置放大器，但增益为15，要大3倍。这也是其困难的地方，该方案的关键是选择高性能的CF运放。但然，若实在困难，仍可考虑两级结构。CF+全差分的形式。（三）前置放大器的基本指标前置放大器的指标初步考虑如下：电压增益：15信号带宽： 150MHz上升时间： 2ns输出信号： 差分或单端输出信号动态范围：0 2V (单端) 0 4V (差分)电源： 6V4.10.3.3 TOF前端电子学TOF前端电子学（Front_End Electronics：简称FEE）将由三
10、部分电路组成，即时间测量电路，电荷测量电路和时间平均器电路，时间平均器电路的功能是产生一个快时间信号给触发系统。图4.10-26是FEE的原理方框图。前端电子学的设计准备在VME9U模块中完成。图4.10-26 TOF前端电子学原理方框图为了提高集成密度，减少传输电缆，初步的考虑是32个通道的FEE（32通道的时间测量和32通道的电荷测量）被包含在一个VME9U模块中。FEE的基本工作原理如下：光电倍增管两端的输出信号分别被分成三路：一路输入到高速、低阈值甄别器中，该甄别器的输出信号被送入到一个高性能TDC电路中，为时间测量提供最精确的“Hit”时间信息；一路输入到高速、高阈值甄别器，其输出信
11、号有两项功能：进入时间平均器，与光电倍增管另一端相应信号求平均，生成快时间信号；作为一个门控信号，用以控制低阈值甄别器的信号输出和控制用以电荷测量的ADC电路。只有幅度高于高阈值甄别器的甄别阈值的事例才被允许进行时间和电荷测量。高阈值甄别器的触发阈值要考虑到测量效率和实际的背景噪声大小，在实际调试中选取。高、低阈值甄别器的甑别阈值可分别由一个DAC电路程控调节。光电倍增管的第三路输出信号则被输入到ADC电路中，用以电荷测量。1双阈甄别器如图4.10-26所示，TOF前端电子学将采用高、低甄别器，进行双阈甄别，以提高定时精度。高速比较器是设计高、低甄别器的关键。目前有几种高速比较器可供选择：MA
12、XIM公司的MAX9693，MAX9601，Analog Device公司的AD9687，SPT公司的SPT9693 和SPT9689等。就性能价格比来说，MAXIM公司的MAX9693可能是较好的选择。我们拟先进行一些测试，然后再做最后的选择。2时间测量时间测量是FEE的最基本功能。为了满足25ps的时间分辨和多次击中的要求，CERN微电子组研制的HPTDC芯片2 无疑是最佳的选择。HPTDC是一个多通道，具有多次击中功能和可编程的时间分辨能力的时间/数字变换芯片。当选择其最高时间分辨工作模式时，HPTDC工作在8通道模式，其时间测量的分辨可达25ps； 在低时间分辨工作模式时， HPTDC
13、工作在32通道模式，其时间测量的分辨最高可达100ps。HPTDC的工作原理HPTDC实际上是一个时间标志TDC，或者说是一个数据驱动TDC3 。其结构可以分为两大部分：时间测量部分和数据缓存处理部分。其原理如图4.10-27所示。 时间测量部分时间测量部分的基本工作原理是基于锁相环技术和两种内插技术。 锁相环电路将输入与束流严格同步的40MHz参考时钟倍频为320MHz，用以一个所谓的粗计数器（coarse counter）进行计数。倍频的时钟再送入一个延迟环（Delay Lock Loop，简称：DLL）电路中进行内插，或者说进行时钟分相（时钟延迟）。32个延迟单元完成32个分相时钟，从而
14、达到100ps的时间分辨。为了获得更高的时间精度，在最高时间分辨的工作模式中，利用延迟线内插技术，将击中的（Hit）信号延迟4次，各个延迟均为25ps，分别输入到4个TDC通道中，各自独立地锁定延迟环电路的32个分相时钟的状态，实现25ps时间分辨。保证了高精度的时间测量要求。两次内插相当于将一个时钟周期细分为128个状态，因此，相对于粗计数器的说法，两次内插机制对时钟状态的记录则可称为“细计数器”的计数。如图4.10-27 HPTDC原理方框图当一次击中发生时，“Hit”信号的时间标记，即：“粗”计算器的当前计数和“细”计数器记录的这一时刻时钟的状态被存入通道缓存器（Channel Buff
15、er），其时间分辨为25ps。当L1触发信号到达时，“粗”计算器的当前计数被作为触发时间标记存入触发存储器(Trigger FIFO)，其时间分辨为25ns。 数据缓存处理部分数据缓存处理部分完成“Hit”时间信息的编码，并存储在一个数据缓存器（L1 Buffer）中。 只有那些满足触发匹配（Trigger Match）的事例，其“Hit”时间数据才会被挑选出来，送入输出缓存器（Readout FIFO）读出。触发匹配机制由“粗”计算器的初始值（Offset），触发时间标记的初始值（Offset）和Trigger Latency三者之间的关系给出。当HPTDC的“粗”计算器工作在环行计数器模式时，其三者之间的关系如式3-1给出：Latency=(Coarse_count_offset)-(Trigger_count_offset)Modulus(2*12) (3-1)如图4.10-28所示：用对应于一次L1触发信号所记录的触发时间标记计数，减去Trigger Latency的大小，得到一个实际上是束流对撞时刻的时间标记（严格地讲，是对应于
