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1、EDA 技术实用教程,第 2 章 FPGA/CPLD 结构原理,2.1 概 述,KX康芯科技,图2-1 基本PLD器件的原理结构图,与门、或门、非门、传输门,组合电路，在逻辑上输出总是当前输入状态的函数。,时序电路，其输出是当前系统状态与当前输入状态的函数，它含有存储元件。,乘积项逻辑可编程,KX康芯科技,2.1 概 述,2.1.1 可编程逻辑器件的发展历程,紫外线或电擦除PLD,或阵列编程(1次),与或阵列均编程 (1次),或阵列编程 (1次),或阵列编程(多次),复杂PLD,现场编程门阵列,KX康芯科技,2.1 概 述,2.1.2 可编程逻辑器件的分类 (按集成度 ),图2-2 PLD按集
2、成度分类,一般以GAL22V10作为比对，集成度大于GAL22V10的称为复杂PLD，反之归类为简单PLD。,2.1 概 述,按编程工艺分类 (1)熔丝(Fuse)型器件(编程使连接断开)。 (2)反熔丝(Antifuse)型器件(编程使连接接通) 。 (3)EPROM型(紫外线擦除编程信息)。 (4)EEPROM型(电擦除编程信息) 。 (5)SRAM型(只能每次开机现场编程信息) 。 (6)Flash型(在线编程，读写速度基本相同)。,编程过程就是根据设计的熔丝图文件来烧断对应的熔丝，达到编程的目的。(一次性可编程 ),在编程处通过击穿漏层使得两点之间获得导通。与熔丝烧断获得开路正好相反。
3、 (一次性可编程 ),电可擦写编程（或阵列）器件，现有的大部分CPLD及GAL器件采用此类结构。 它是对EPROM的工艺改进，不需要紫外线擦除，而是直接用电擦除。,SRAM查找表结构的器件，大部分FPGA器件都采用此种编程工艺。 这种编程方式在编程速度、编程要求上要优于前四种器件，不过SRAM型器件的编程信息存放在RAM中，在断电后编程信息就丢失了，再次上电需要再次编程(配置)。因而需要专用器件来完成这类配置操作。 前四种器件在编程后是不丢失编程信息的。,由于反熔丝结构的可编程逻辑器件只能一次性可编程，对于产品的研制和升级带来了麻烦。 采用了反熔丝工艺的Actel公司，为了解决上述反熔丝器件的
4、不足之处，推出了采用Flash工艺的FPGA，可以实现多次可编程，也可以做到掉电后不需要重新配置。,称为紫外线擦除电可编程（或阵列）逻辑器件，是用较高的编程电压进行编程。当需要再次编程时，用紫外线进行擦除。与熔丝、反熔丝型不同，EPROM可多次编程。 有时为降低生产成本，在制造EPROM型器件时不加用于紫外线擦除的石英窗口，于是就不能用紫外线擦除，而只能编程一次，也被称为OTP器件。,KX康芯科技,2.2 简单PLD结构原理,2.2.1 逻辑元件符号表示,图2-3 常用逻辑门符号与现有国标符号的对照,KX康芯科技,2.2 简单PLD结构原理,2.2.1 电路符号表示(描述PLD内部结构的专用电
5、路符号 ),图2-4 PLD的互补缓冲器 图2-5 PLD的互补输入 图2-6 PLD中与阵列表示,固定连接,编程连接,未连接,4输入与门,原变量正反相输出(便于编程时连接),KX康芯科技,2.2 简单PLD结构原理,2.2.1 电路符号表示,图2-7 PLD中或阵列的表示 图2-8 阵列线连接表示,4输入或门(A、C编程连接，化简表达式F=A+C),KX康芯科技,2.2 简单PLD结构原理,2.2.2 PROM,图2-9 PROM基本结构,F0=Mp-1,0Wp-1+M1,0W1+M0,0W0 F1=Mp-1,1Wp-1+M1,1W1+M0,1W0 . Fm-1=Mp-1,m-1Wp-1+M
6、1,m-1W1+M0,m-1W0,F=f(M,W) (M:存储单元位、W:译码线),与阵列逻辑结构,或阵列逻辑结构,KX康芯科技,2.2 简单PLD结构原理,2.2.2 PROM,图2-10 PROM的逻辑阵列结构,译码器,存储矩阵 （编程改变单元值）,KX康芯科技,2.2 简单PLD结构原理,2.2.2 PROM,图2-11 PROM表达的PLD阵列图,全译码(完全乘积项),可编程存储阵列 (连通传送1，断开传送0),KX康芯科技,3.2 简单PLD结构原理,3.2.2 PROM (构成半加器),图3-12 用PROM完成半加器逻辑阵列,进位输出C (C=A0 A1),相加结果输出S (S=
7、A0A1),KX康芯科技,2.2 简单PLD结构原理,2.2.3 PLA (与或阵列均编程),图2-13 PLA逻辑阵列示意图,KX康芯科技,2.2 简单PLD结构原理,2.2.3 PLA,图2-14 PLA与 PROM的比较,部分乘积项(可编程),完全乘积项,KX康芯科技,2.2 简单可编程逻辑器件原理,2.2.4 PAL(只对与阵列编程、或阵列固定),图2-15 PAL结构,图2-16 PAL的常用表示,KX康芯科技,图2-17 一种PAL16(输入)V8 (输出)的部分结构图,多路选择器(SG1 SL0选择控制),加上D触发器，旨在实现时序电路的可编程。,SG1 SL0=10：时序电路编
8、程模式 (SG1、SL0：模式选择引脚),或逻辑正反向输出控制,信号反馈,输入引脚,输出反馈信号,输出引脚,KX康芯科技,图2-15 PAL结构,2.2.5 GAL,逻辑宏单元 (三种输出模式),输出总控,时钟总控,KX康芯科技,2.2 简单PLD结构原理,2.2.5 GAL,图2-19 寄存器输出结构,逻辑宏单元 (寄存器输出结构),(1)寄存器模式OLMC有两种输出结构： 寄存器输出结构(图2-19)：异或门输出经D触发器至三态门；触发器的时钟端CLK连公共CLK引脚；三态门的使能端OE连公共OE引脚；信号反馈来自触发器。,KX康芯科技,2.2 简单PLD结构原理,2.2.5 GAL,图2
9、-20 寄存器模式组合双向输出结构,控制输出,引脚反馈输入,(1)寄存器模式OLMC有两种输出结构： 寄存器模式组合输出双向口结构(图2-20)：输出三态门受控，输出反馈至本单元，组合输出无触发器。,KX康芯科技,2.2 简单PLD结构原理,2.2.5 GAL,图2-21 组合输出双向结构(与图3-20类同),(2)复合模式OLMC有两种输出结构： 组合输出双向口结构(图2-21)：大致与寄存器模式下组合输出双向口结构相同；区别是引脚CLK、OE在寄存器模式下为专用公共引脚，不可它用。,控制输出,引脚反馈输入,KX康芯科技,2.2 简单PLD结构原理,2.2.5 GAL,图2-22 复合型组合
10、输出结构,只有输出控制,(2)复合模式OLMC有两种输出结构： 组合输出结构(图2-22)：无反馈，其他同组合输出双向口结构。,KX康芯科技,2.2 简单PLD结构原理,2.2.5 GAL,图2-23 反馈输入结构,只有引脚反馈输入,(3)简单模式OLMC可定义三种输出结构： 反馈输入结构(图2-23)：输出三态门被禁止，该单元的“与-或”阵列没输出功能，但可作为相邻单元的信号反馈输入端，该单元反馈输入端的信号可连另一个相邻单元。,KX康芯科技,2.2 简单PLD结构原理,2.2.5 GAL,图2-24 输出反馈结构,将输出信号反馈输入,(3)简单模式OLMC可定义三种输出结构： 输出反馈结构
11、(图2-24)：输出三态门被恒定打开，该单元的“与-或”阵列不具有输出功能，但可作为相邻单元的信号反馈输入端。该单元的反馈输入端的信号可连另一个相邻单元。,KX康芯科技,2.2 简单PLD结构原理,2.2.5 GAL,图2-25 简单模式输出结构,输出信号不加控制(两态),(3)简单模式OLMC可定义三种输出结构： 输出结构(图2-25)：异或门输出不经触发器，直接通过使能的三态门输出。该单元的输出通过相邻单元反馈，此单元的信号反馈无效。,KX康芯科技,2.3 CPLD的结构及其工作原理,图2-26 MAX7000系列的单个宏单元结构,简单PLD器件被CPLD取代的原因如下： (1) 阵列规模
12、较小，资源不够用于设计数字系统。当设计较大的数字逻辑时，需要多片器件，性能、成本及设计周期都受影响。 (2) 片内寄存器资源不足，且寄存器的结构限制较多(如有的器件要求时钟共用)，难以构成丰富的时序电路。 (3) I/O不够灵活，如三态控制等，限制了片内资源的利用率。 (4) 编程不便，需用专用的编程工具，对于使用熔丝型的简单PLD更是不便。 相对GAL在结构和集成规模有较大的改进,为相邻宏单元共享的与逻辑,来自相邻宏单元与逻辑扩展,置位控制,旁路寄存器输出,复位控制,寄存器输入,寄存器时钟,寄存器使能,MAX7000包含32256个宏单元，其单个宏单元结构如图3-26所示。每16个宏单元组成
13、一个逻辑阵列块(Logic Array Block，LAB)。,编程模式控制位,KX康芯科技,2.3 CPLD的结构及其工作原理,图2-27 MAX7128S的结构,1逻辑阵列块(LAB),每个LAB由16个宏单元的阵列组成。 每个LAB有下列输入信号： 来自作为通用逻辑输入的PIA的36个信号。 全局控制信号，用于寄存器辅助功能。 从I/O引脚到寄存器的直接输入通道。,MAX7000结构主要是由多个LAB组成的阵列以及它们之间的连线构成。 多个LAB通过可编程连线阵列(PIA)和全局总线连接在一起，全局总线从所有的专用输入、I/O引脚和宏单元馈入信号。,KX康芯科技,2.3 CPLD的结构及
14、其工作原理,2宏单元,MAX7000系列中的宏单元由逻辑阵列(与)、乘积项选择矩阵(或)和可编程寄存器三个功能块组成，它们可以被单独地配置为时序逻辑和组合逻辑工作方式。 逻辑阵列实现组合逻辑，可以给每个宏单元提供五个乘积项。乘积项选择矩阵分配这些乘积项作为到或门和异或门的主要逻辑输入，以实现组合逻辑函数；或者把这些乘积项作为宏单元中寄存器的辅助输入：清零(Clear)、置位(Preset)、时钟(Clock)和时钟使能控制(Clock Enable)。,KX康芯科技,2.3 CPLD的结构及其工作原理,图2-28 共享扩展乘积项结构,3扩展乘积项,大部分逻辑函数能够用在每个宏单元中的五个乘积项
15、实现，但更复杂的逻辑函数需要附加乘积项；可以利用其他宏单元以提供所需的逻辑资源。 对于MAX7000S系列，还可以利用其结构中具有的共享和并联扩展乘积项，即扩展项(图2-28、图2-29)。这两种扩展项作为附加的乘积项直接送到LAB的任意一个宏单元中。利用扩展项可保证在实现逻辑综合时，用尽可能少的逻辑资源，得到尽可能快的工作速度。,(1)共享扩展项。每个LAB有16个共享扩展项。共享扩展项由每个宏单元提供一个单独的乘积项，通过一个非门取反后反馈到逻辑阵列中，可被LAB内任何一个或全部宏单元使用和共享；以便实现复杂的逻辑函数。 采用共享扩展项后要增加一个短的延时。图2-28表示出共享扩展项是如何
16、馈送到多个宏单元的。,KX康芯科技,2.3 CPLD的结构及其工作原理,3扩展乘积项,图2-29 并联扩展项馈送方式,(2)并联扩展项。并联扩展项是宏单元中一些没有被使用的乘积项组合逻辑，可分配到邻近的宏单元去实现快速、复杂的逻辑函数。 使用并联扩展项，允许最多20个乘积项（4个宏单元）直接送到宏单元的“或”逻辑，其中5个乘积项是由宏单元本身提供的，15个并联扩展项是从同一个LAB中邻近宏单元借用的。当需要并联扩展时，“或”逻辑的输出通过一个选择分配器，送往下一个宏单元的并联扩展“或”逻辑输入端。,KX康芯科技,2.3 CPLD的结构及其工作原理,4可编程连线阵列(PIA),图2-30 PIA信号布线到LAB的方式,LAB间通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。这个全局总线(PIA)是一种可编程的通道，可以把器件中任何信号连接到其目的地。 MAX7000S器件的专用输入、I/O引脚和宏单元输出都连接到PIA，而PIA可把这些信号送到整个器件内的各个地
