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1、,I N V E N T I V E,CONFIDENTIAL,Daniel Zhong Oct. 2011,使用Cadence PCBSI DDR3的挑战,议题,DDR3的简介,DDR3设计的主要挑战 Cadence PCB SI设计流程 前仿真和规则设置 规则驱动设计 后仿真验证 Cadence PCB SI 16.5版本的新功能 答疑,2,DDR3的简介,3,DRAM的路线图 DDR3和DDR/DDR2的不同 预取(Pre-fetch)构架 接口和电压 ODT和动态ODT 差分信号化 写入校准(Write Leveling) Fly-by拓扑,I ORAM 路线图,4,fvlore re
2、alistic roadmap is 2015,This creates the need for faster DDR3 bins,1999,2010,2002,2006,2015,And pushes DDR4 higer,DDR3和DDR/DDR2的不同,5,预取(Pre-fetch)架构,DDR Memory Array,SDR Memory Array,Core 133MHz,Core 133MHz,DDR3 Memory Array,DDR2 Memory Array,Core 133MHz,I/O Buffer,I/O Buffer,Ex Clock133MHz,Ex Clock
3、133MHz,I/O Buffer,I/O Buffer,Data Rate 266Mbps,Data Rate 133Mbps,Data Rate 533Mbps,预取架构可以在不增加内核频率的情况下提高外部数据传输率 是DDR3和其他DDR/SDR内存的关键区别 Core 133MHzEx Clock 533MHz,6,Ex Clock 266MHz,Data Rate 1066Mbps,接口和电压,Stub-Series Terminated Logic (SSTL) 高速传输 (333MHz +) 可以驱动多枝干匹配负载且只 带来较小的摆动 JEDEC协会定义的接口规范 SSTL_33
4、, SSTL_25, SSTL_18 to SSTL_15 VDD分别是3.3, 2.5, 1.8, 1.5V Vref (=Vtt)分别是1.5, 1.25, 0.9, 0.75V,7,ODT和动态ODT,ODT (On-Die Termination) 将匹配内置到芯片中，以提高数据总线的信号质量 动态ODT能够进一步提高DDR3数据总线的信号质量，特别是在多个负载例如 双内存条系统中,8,DDR3的动态ODT,9,什么是动态ODT 在读写切换时，DDR3内存会在原始ODT和动态ODT做对应的切换。也 就是说，当读取或空闲时，ODT的值会是 20, 30, 40, 60, 120 ohm
5、之 一（由EMR配置）；而写入时会切换至60或120ohm（由EMR配置） 为何要使用动态ODT 增强总线时序安排并降低总线空闲时间 进一步提高DDR3的数据总线信号质量，特别是在多负载情况下，例如 双内存条系统中 如何配置动态ODT 通过EMRS命令配置扩展模式寄存器，即EMR (Extended Mode Register),差分信号化,差分信号化的优势 降低时钟或选通的串扰，从而 增加系统时序裕量. 降低EMI,降低因为参考电压Vref漂移引 入的抖动(jitter),Input,10,Vref,Fly-by拓扑,Fly-by拓扑可提高DDR3的时钟/地址/命令信号的信号完整性,DDR/
6、DDR2 DIMM,11,写入校准(Write Leveling),补偿因fly-by拓扑带来的数据选通对于时钟的时序偏移,12,议题,DDR3的简介,DDR3设计的主要挑战 Cadence PCB SI设计流程 前仿真和规则设置 规则驱动设计 后仿真验证 Cadence PCB SI 16.5版本的新功能 答疑,13,DDR3设计的主要挑战,14,概述 时序预算 信号质量 元件选择 设计规则,时序预算,元件选择,设计规则,信号质量,DDR3电路板设计 大量的设计因素,DDR3设计的主要挑战 - 概述,15,DDR3设计的主要挑战 - 时序预算,16,建立/保持时间 数据读之于数据选通 数据写
7、之于数据选通 地址/命令/控制之于时钟 数据选通之于时钟 数据之于地址/命令/控制 计算需考虑Account for 时钟/数据选通的抖动和互连抖动 变化沿斜率和建立与保持时间的减额,时序预算 - 数据建立/保持时间,写入时数据关于数据选通的建立/保持时间 在写入周期，数据选通需要提前数据90度相位，以使建立和保持 时间最大化 (.25 tck) 读取时数据关于数据选通的建立/保持时间 在读取周期，控制器提供90度相位的偏移，所以为了最大化建立 和保持时间，数据和数据选通需要边缘对齐,17,时序预算 - 数据建立/保持时间,地址关于时钟的建立/保持时间 地址和时钟需要边缘对齐以最大化建立和保持
8、时间,18,时序预算 - 数据选通之于时钟,时钟和数据选通需要被控制在一个延迟内 即tDQSS = +/-0.25 * tCK 写入校准(Write Leveling)用来调节每一个数据选通与其对应的时 钟达成边缘对齐.,.,19,时序预算 - 变化沿斜率和建立与保持时间的减额,建立和保持时间的要求从数值上不再是单一值，而是随着 地址/数据信号的变化沿斜率的变化而变化,20,DDR3设计的主要挑战 - 信号质量,21,阈值电压 直流和交流 噪声裕量 过冲和下冲 幅值 面积 tVAC 信号在阈值上停留的最小时间 眼图 计算了抖动后的有效数据窗口 斜率 上升/下降时间,信号质量 - 阈值,直流电平
9、建立逻辑切换（终止时间），交流电平建立时序规范（起始时间）,22,信号质量 - 过冲/下冲,23,信号质量 - tVAC,数据/地址仅当信号大于 VIH(AC)或小于 VIL(AC) 一个特定的时间(tVAC)后才会 被认为有效。.,24,信号质量 - 眼图张开,眼图同样可以帮助确认建立和保持裕量。,25,信号质量 - 斜率影响时序,信号的斜率表征了信号上升和下降的快慢。斜率除了影响之前提到的建立和保 持时间，同样会影响到tVAC的数值。,26,DDR3设计的主要挑战 - 元器件的选择,27,内存缓冲器 需权衡读写周期 控制器的驱动力 同样需要权衡读写周期 连接器 插值损耗 选通/时钟的差分缓
10、冲器 需要满足差分tVAC(tDVAC)和上冲/下冲面积的要求,DDR3设计的主要挑战 - 设计规则,28,信号线长度 数据和数据选通的相对传输延迟 地址和时钟的相对传输延迟 数据选通和时钟的相对传输延迟 拓扑结构 数据类信号：点对点拓扑 地址类信号：Fly-By拓扑 信号线阻抗 例如地址类信号，主干的阻抗要求是45ohm，分支的阻抗要求是60ohm 允许的阻抗误差百分比 差分信号的匹配(时钟，数据选通) 最大不平行长度 最大相位误差,议题,DDR3的简介,DDR3设计的主要挑战 Cadence PCB SI设计流程 前仿真和规则设置 规则驱动设计 后仿真验证 Cadence PCB SI 1
11、6.5版本的新功能 答疑,29,Cadence PCB SI设计流程,30,传统设计流程 高速PCB设计流程 布线前规则规划 关键器件的预布局 前仿真分析(Solution Space Analysis) 规则驱动布局 规则驱动布线 布线后的规则核查 布线后的仿真验证,传统设计流程,项目创建和设置 原理图设计 规则获取和规划 打包原理图 PCB设计 生产文件输出,设计同步,设计差异管理,库管理,31,高速PCB设计流程,布线前规则规划 关键器件预布局 前仿真分析 规则驱动布局 规则驱动布线 布线后DRC检查 后仿真验证,库管理,项目创建和设置,原理图输入,生产文件输出,32,布线前规则规划,在
12、高速设计流程的最初阶段，硬件工程师和SI工程师需要通力合作做好PCB设 计的基本要求和关键信号的规则规划,33,关键器件预布局,对于很多系统设计，主要芯片和接插件的布局已经预先确定了。可以优先执行 这部分元件的布局。,34,前仿真分析(Solution Space Analysis),前仿真分析的目标是确定信号线管脚顺序和布线规则（拓扑模板），从而使整 个设计能稳定工作。 扫描所有可能面对的条件和参数，包括: 器件速度 信号线阻抗 匹配元件值 布线（包括分段）长度等,35,规则驱动布局,规则驱动布局是用已建立的规则去指导元件布局的过程，所使用的规则是之前 在方案空间分析环节中所定义的。,36,
13、规则驱动布线,规则驱动布线是使用已建立的规则去驱动自动或交互式布线的过程。在交互式 布线的过程中，设计规则的违背状态会实时地显示在Allegro界面上。,37,布线后DRC检查,DRC检查会执行规则检查并标记规则违背的地方。这些规则违背不仅包括间距 线宽等物理规则，也包括SI相关的高速规则。,38,后仿真验证,后仿真验证，是通过布线结束后的对整个设计的深度分析和仿真，在产品制造 和测试前，避免信号完整性问题的发生。,39,议题,DDR3的简介,DDR3设计的主要挑战 Cadence PCB SI设计流程 前仿真和规则设置 规则驱动设计 后仿真验证 Cadence PCB SI 16.5版本的新
14、功能 答疑,40,前仿真和规则设置,41,仿真模型和其他要求的准备 仿真前规则规划 关键器件预布局 对设计的配置 执行前仿真分析(Solution Space Analysis) 规则的设置,示例电路板,关键器件 内存控制器：TMS320DM8168 (TI DSP) DDR3内存芯片：EDJ2108BCSE (ElpidaDDR3 SDRAM) x 4,42,仿真模型和其他要求的准备,43,获取所使用的所有控制器和内存芯片的仿真模型 从TI获取DSP的IBIS模型，从Elpida获取内存芯片的IBIS模型 获取所使用的连接器仿真模型 在这个案例中不需要 预先创建样本拓扑Pre-created
15、 sample topologies 可在这里预先创建拓扑或者稍后从临时布线中提取 所有供应商提供时序参数 从TI DSP和Elpida内存芯片的器件手册、用户手册或指南中获取 时序参数 相对传输延迟规则的生成方式 相对于不同交流阈值电压的眼图模板 额外的定制化测量,布线前规则规划,44,Cadence工具: SigXplorer, SigWave,Model Integrity 使用预先创建的样本拓扑执行假定分析(what-if)仿真 在SigXplorer界面中执行信号线拓扑的创建、编辑和仿真 在SigWave中分析仿真波形，在SigXplorer 的结果数据表中分析 仿真数据 如果需要，根据仿真结果调整信号的约束规则 (Set - Constraints) 重复上面三个步骤，直到找到一个最优化的方案 保存拓扑文件以备后续使用,布线前规则规划的实例：数据信号,数据信号的拓扑是点对点拓扑 在SigXplorer创建.top文件 参考数据手册或用户指导输入 各个参数的数值 给所有IO缓冲器(IOCell)选择 适当的模型,45,布线前规则规划的实例：数据信号,给驱动器添加激励 使用127bit PRBS7(伪随机码序 列)，以使仿真更精确 选择必须的和
