《铜陵学院 数字电子技术第5章触发器课件》由会员分享，可在线阅读，更多相关《铜陵学院 数字电子技术第5章触发器课件（37页珍藏版）》请在金锄头文库上搜索。
1、第五章 触发器,5.1 概述 1. 什么是触发器? 具有记忆功能的基本逻辑单元，能存储一位二值信号的电路。全称：双稳态触发器（FlipFlop），简写FF。是构成数字系统的另一种基本逻辑单元。 2. FF的特点 具有两个稳定的状态 0状态、1状态 FF在0状态 存0；在1状态 存1。 只要不去打扰它，状态始终不变。 能够在输入信号作用下建立状态，且当 输入信号撤离后，建立的状态能保留下来。 如何控制存0、存1？ 在输入信号作用下 FF 的两个状态可以改变（称翻转）,3. FF的分类 按有无时钟信号分类： 基本FF：无时钟信号； 时钟FF：有时钟信号。 按逻辑功能分类： RSFF、JKFF、DF
2、F、TFF、TFF,5.2 基本RS触发器 是各种触发器的电路的基本组成部分，又叫基本FF。,电路结构:由两个门电路交叉连接而成。,FF的状态根据Q，Q端得状态定义。 Q=1，Q=0 : 为1状态 Q=0，Q=1 : 为0状态,两个与非门组成的锁存器,2是否具有触发器的特点？,具有两个稳定的状态 SD=1，RD=1时，电路能够利用输出电平作为反馈信号，再将输出锁定在该电平上。,_,_,能够在输入信号作用下建立 0/1 状态，且信号撤离后，状态能够保留下来？,若此时：Q=0, Q=1“0”状态,则：Q=1, Q=0建立“1”状态,由于门电路有 tpd，所以不能在2tpd时间内撤离SD。,2pd,
3、撤离SD后，SD=RD=1，状态保留不变。,2pd,则：Q=1, Q=0可建立“0”状态,同理：,3. 逻辑功能,RD：置0输入端（复位端），低电平有效,_,_,Q :：FF的初始状态（现态） Q*：FF加输入信号后的状态（次态）,SD：置1输入端（置位端），低电平有效,说明：不允许RD、SD的0状态同时撤离，否则状态不定。,4. 波形分析例： 由与非门组成的SR锁存器，设初始状态为0，已知输入RD、SD的波形图，画出两输出端的波形图。,（1）SR触发器,5.3. 触发器的逻辑功能及其描述方法：,特性方程,（2）JK触发器,Q*=J(Q)+KQ,（3）T触发器,Q*=T(Q)+TQ,（4）D触
4、发器,Q*=D,（5）T触发器（无输入信号）,Q*=(Q),5.4. 触发器的结构,结构形式 电平触发的SRFF（同步SRFF）,CLK=0：门G3，G4关，FF不能建立状态； CLK=1：门G3，G4开，FF建立状态,2. 触发方式 触发器接收信号、建立状态所采用的方式。,5.4.1 电平触发的触发器,可见：S，R信号受CLK控制，即S、R与CLK同步。,SR锁存器,控制门,SR锁存器+控制门,3. 同步FF能构成何种功能触发器？,（1）电平触发SR触发器, CLK回到低电平后状态不定。,高电平触发：CLK线根上不打圈 低电平触发：CLK线根上打圈 C1控制所有标注1的输入端,（2）电平触发
5、的D触发器,Q*=D,D=0，CLK=1：Q*=0 D=1，CLK=1：Q*=1,（3）能否构成T、T、JK FF（这3种触发器都具有翻转功能）,在CLK高电平期间，FF将不停的翻转，称为“空翻”。直到CLK为低电平，此时FF状态不定。,不能,5. 画同步SR触发器的波形图 已知同步SR触发器的输入波形，画出输出波形图，假定其初态为0。,6. 画同步D触发器的波形图 已知同步D触发器的输入波形，画出输出波形图，假定其初态为0。,5.4.2 脉冲触发的触发器,一电路结构与工作原理,结构：由主触发器和从触发器构成，主触发器的信号输入即为整个触发器的信号输入。因此，通常叫这种结构的触发器称为主从触发
6、器（Master-Slave SR Flip-Flop）。,当CLK=1时，主触发器接收信号、建立状态，从触发器被封锁（状态不变）； 当CLK由1变为0后，主触发器的状态由从触发器转移至输出端，此时主触发器被封锁。,二主从SR触发器的工作原理,G1G4组成的触发器为主触发器，G5G8组成的触发器为从触发器。,当CLK=1时，门G1、G2被打开，门G5、G6被封锁，主触发器的状态处决于输入信号S和R，而从触发器的状态保持不变。,当CLK从1变为0以后，门G1、G2被封锁，门G5、G6被打开，此后无论S和R的状态如何改变，在CLK=0的全部时间里主触发器的状态不再改变。而从触发器按照主触发器相同的
7、状态翻转。,因此，在一个CLK的变化周期里触发器输出端的状态只翻转一次。,表5-9中的最后两行Q* (Q*)=11为不定态，因此SR主从触发器也遵守SR=0的约束条件。,表5-9中 CLK 一栏中的“ ”符号表示CLK高电平有效的脉冲触发特性，输出状态的变化发生在CLK的下降沿。,【例5.4.3】主从SR触发器的电路如图5-15所示，其输入信号S、R、CLK的波形如图5-16所示，试求：Qm、Qm、Q、Q的波形。设触发器的初始状态Q=0。,解：根据CLK=1期间确定主触发器Qm、Qm的波形，因输入信号S、R在第3个CLK高电平期间发生变化，所以Qm、Qm的波形也随之变化。 主从触发器的状态Q、
8、Q的波形在CLK的下降沿发生变化，依据Qm、Qm的波形即可得到。,三主从JK触发器的工作原理,因JK触发器具有翻转功能，因此在SR主从触发器的基础之上，将输出信号Q、Q 反馈至输入端，即可得到主从JK触发器。,当J=K=0时，由于门G1、G2被封锁，触发器保持原来的状态不变，即Q*=Q。 当J=0，K=1时，则CLK=1时主触发器被置成0，待CLK回到0以后，从触发器也随之置成0，即Q*=0。 当J=1，K=0时，则CLK=1时主触发器被置成1，待CLK回到0以后，从触发器也随之置成1，即Q*=1。 当J=K=1时，要考虑两种情况，第一种情况是Q=0，这时门G2被封锁，CLK=1时，G1输出低
9、电平，主触发器被置成1，待CLK回到0以后，从触发器也随之置成1，即Q*=1； 第二种情况是Q=1，这时门G1被Q 端输出的低电平封锁，CLK=1时，G2输出低电平，主触发器被置成0，待CLK回到0以后，从触发器也随之置成0，即Q*=0。因此，在J=K=1时触发器完成翻转功能，即Q*=Q。,多输入端JK触发器的电路与逻辑符号,【例5.4.4】 主从JK触发器的电路如图5-17所示，已知输入端J、K、CLK的波形如图5-19所示，试画出Qm、Qm、Q、Q的波形。设触发器的初始状态Q=0。,解：画触发器输出端Q、Q的波形时，要考虑在CLK=1期间输入信号J、K有无变化。 在第1个CLK高电平期间，
10、J=1、K=0均无变化，因此CLK下降沿到达后，触发器置1，即Q*=1。 在第2个CLK高电平期间，J、K发生过变化，因此不能简单的以CLK下降沿时J、K的状态确定触发器的次态。在第2个CLK高电平期间，出现过J=0，K=1的情况，此时主触发器已被置成0，虽然在CLK下降沿到达时输入状态回到了J=K=0，但从触发器仍按主触发器被置0，即Q*=0。 在第3个CLK高电平期间，出现过J=K=1的情况，这时不能按CLK下降沿到达时J、K的状态确定次态，因为在高电平期间，主触发器的状态已被置成1，所以CLK下降沿到达后从触发器的状态被置成1，即Q*=1。,四主从触发器的动作特点和脉冲工作特性,主从触发
11、器的翻转分两步：第一步，在CLK=1期间主触发器接收输入信号（S、R或J、K），被置成相应的状态，而从触发器不动（状态保持）；第二步，CLK下降沿到达时从触发器按主触发器的状态翻转，所以Q、Q端的状态改变发生在CLK的下降沿。（若以低电平为有效信号，则Q、Q端的状态改变发生在CLK的上升沿。） 由于主触发器是电平触发的触发器，所以主触发器在整个高电平期间均可接收信号、建立状态。因此要考虑两种情况：第一种情况，在CLK=1期间，输入信号（S、R或J、K）无变化，则主从触发器的次态按CLK下降沿到达时输入信号的状态确定即可。 第二种情况，在CLK=1期间，输入信号发生变化，对于主从SR触发器来说，
12、要按S、R变化情况考虑主触发器的状态，进而确定从触发器的状态；对于主从JK触发器来说，情况要复杂一些，如图5-17所示的主从JK触发器，由于Q、Q反馈至输入门上，所以在Q=0时主触发器只能接收置1输入信号，在Q=1时主触发器只能接收置0输入信号。其结果就是在CLK=1期间主触发器只能翻转一次，一旦翻转了就不能翻回原来的状态（例5.4.4中的第3个CLK高电平期间即是如此）。 主从触发器的脉冲工作特性：因主触发器在CLK=1期间均能接收输入信号，因此要求在CLK为高电平期间输入信号（S、R或J、K）保持不变，这样用CLK下降沿到达时输入信号的状态决定触发器的次态肯定是正确的。,5.4.3 边沿触
13、发的触发器,边沿触发器有三种类型，利用CMOS传输门构成、维持阻塞触发器以及利用门电路的传输延迟时间构成的边沿触发器。,一CMOS传输门构成边沿触发器,1电路结构与工作原理,2用CMOS传输门构成边沿触发器,当CLK=0时，C=1、C=0，TG1导通、TG2截止，输入信号D送入FF1，Q1=D、Q1=D。,当CLK的上升沿到达时，C=0、C=1，TG1截止、TG2导通。由于G2、TG2形成正反馈，使Q1在TG1变为截止前的状态被保存了下来。同时，随着TG4变为截止、TG3变为导通，Q1的状态通过TG3、G3和G4送至输出端，使Q*=D,带异步置位和复位功能的CMOS边沿触发的D触发器,二维持阻
14、塞触发器,与非门G3、G5组成基本触发器，当A=0，维持A=0，同时封锁左通道（通过连线封锁），称为置1维持线，在CLK=1期间，输入信号S不能再次进入。 与非门G4、G6组成基本触发器，当B=0，维持B=0，同时封锁右通道（通过连线封锁），称为置0维持线，在CLK=1期间，输入信号R不能再次进入。 与非门G3、G4组成基本触发器，当A=0，阻塞B=0（通过连线阻塞），同时封锁右通道（通过连线封锁），称为置0阻塞线；当B=0，阻塞A=0（通过连线阻塞），同时封锁左通道（通过连线封锁），称为置1阻塞线。阻塞的目的是防止S、R同时为1时，避免A、B同时为0，导致输出状态不定（Q、Q都为1）的情况出
15、现。 当CLK由高电平变为低电平以后，A=B=1，输出端保持原来的状态不变。同时，左、右输入通道得到解除（G5、G6两个与非门打开），为下一次输入信号做准备。,【例5.4.5】 电路如图5-22所示，该电路为带异步输入的上升沿触发的D触发器。已知D触发器的输入信号CLK、D、SD的波形如图5-26所示。试画出输出端Q的波形。（异步输入RD=0）,三边沿触发器的动作特点,由以上介绍的两种边沿触发器的工作原理可看出，边沿触发器的次态仅处决于时钟上升沿或下降沿到达时刻的输入信号状态，而与之前或之后输入信号的状态无关，这种特性保证了触发器的状态在每个CLK周期只触发一次。 这有效提高了触发器的抗干扰能
16、力，也可克服触发器的空翻现象（如T、T、 JK触发器）。,5.5 触发器的电路结构与逻辑功能、触发方式的关系,触发器的结构与逻辑功能之间不存在固定的对应关系:,电平触发的触发器只能构成SR触发器和D触发器，而不能构成带翻转功能的触发器。,采用脉冲结构的触发器可构成SR、D、JK触发器。,采用边沿结构的触发器可构成SR、D、T、T和JK触发器。,一电路结构与逻辑功能,二电路结构与触发方式,电路结构与触发方式之间有固定的对应关系,凡是采用同步触发结构的触发器，无论其逻辑功能如何，一定是电平触发方式； 凡是采用主从结构的触发器，无论其逻辑功能如何，一定是脉冲触发方式； 采用两个电平触发的D触发器结构以及维持阻塞结构的触发器，无论其逻辑功能如何，一定是边沿触发方式。,
