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1、第3部分理论知识复习题基本概念数字电路基础一、 判断题（将判断结果填入括号中。正确的填“”，错误的填“”）：1. 数字信号是由连续变化的模拟信号采样得到的。（ ）2. 要构成5进制计数器，至少需要3个触发器，其无效状态有3个。（ ）3. 十进制数（25）D转换为二进制数为（11001）B。（ ）4. 逻辑变量只有两个值，即0 和1，两者并不表示数量的大小。（ ）5. 某三个变量逻辑函数F，若以ABC的顺序列真值表，表中F=1的个数为5个。若以CBA的顺序列真值表，则表中F=1的个数为4个。（ ）矚慫润厲钐瘗睞枥庑赖。6. 逻辑代数运算与普通代数运算的运算规则相同。（ ）7. 无关项就是指取值一
2、定为零的最小项。（ ）8. 组合逻辑电路通常由门电路组合而成。（ ）9. 组合电路的结构特点是输入信号单向传输的，电路中不含反馈回路。（ ）10. 奇校验位的值是其余各数据位的异或运算。（ ）11. 由于门电路平均延迟时间的差异，使信号从输入经不同的通路传输到输出级的时间不同，这样可能导致逻辑电路的错误输出，这种现象称为竞争冒险。（ ）聞創沟燴鐺險爱氇谴净。12. 锁存器对脉冲电平敏感，在时钟脉冲的电平作用下改变状态，而触发器对脉冲边沿敏感，其状态只有在时钟脉冲的上升沿或下降沿的瞬间改变。（ ）残骛楼諍锩瀨濟溆塹籟。13. IP核的重用是设计人员赢得迅速上市时间的主要策略。 （ ）14. IP
3、应具有多种工艺下的可用性，提供各种库的综合脚本，可以移植到新的技术。（ ）15. 规划和制定设计规范不属于IP设计的主要流程之一。 （ ）16. IP的验证必须是完备的，具有可重用性的。 （ ）17. 可再用IP是着眼于按各种再使用标准定义的格式和快速集成的要求而建立的，便于移植，更重要的是有效集成。 （ ）酽锕极額閉镇桧猪訣锥。18. 国内IP市场相对落后的原因是IP使用公司的规模太小因而很难承受高昂的IP使用费用。 （ ）彈贸摄尔霁毙攬砖卤庑。19. EDA技术的发展主要经过了CAD、CAE、ESDA这3个发展阶段。 （ ）20. 电子系统级（ESL）设计主要分3步走，首先是功能设计，其次
4、是基于应用的结构设计，最后是基于平台的结构设计。 （ ）謀荞抟箧飆鐸怼类蒋薔。21. 动态验证是通过观察电路模型在外部的激励信号作用下的实时响应来判断该电路系统是否实现了预期功能。 （ ）厦礴恳蹒骈時盡继價骚。22. 静态时序分析工具通过路径计算延迟的总和，并比较相对于预定义时钟的延迟，它仅关注时序间的相对关系而不是评估逻辑功能。 （ ）茕桢广鳓鯡选块网羈泪。23. 从硬件的行为描述转换到硬件电路，这种自动产生硬件电路的过程称为综合。（ ）24. 内建自测试的基本思想是电路自己生成测试向量，而不是要求外部施加测试向量，它依靠自身来决定所得到的测试结果是否正确。 （ ）鹅娅尽損鹌惨歷茏鴛賴。二、
5、 单项选择题（选择一个正确的答案，将相应的字母填入题内的括号中）：1. 下列信号中，（ ）是数字信号。A. 交流电压 B. 开关状态 C. 直流电流 D. 无线电载波2. 数字电路比模拟电路抗干扰能力（ ）。A. 差 B. 强 C. 相同 D. 无法比较3. 对83个信号编码，至少需要（ ）位二进制数。 A. 6 B. 7 C. 8 D. 94. 一位4位的二进制加计数器，由0000状态开始经过25个时钟周期后，此计数器状态为（ ）A. 1100 B. 1000 C. 1001 D. 10105. 将十进制数25转换为二进制数为（ ）。 A. ( 11001)B B. (10101) B C.
6、 (11101) B D. (01101) B6. 欲对全班43个同学以二进制代码编码表示，最少需要二进制码的位数是（ ）A. 5 B. 6 C. 8 D. 437. 数字电路有（ ）种电平状态。A. 1 B. 2 C. 3 D. 48. 高电平用1表示，低电平用0表示，称为（ ）逻辑。 A. 负 B. 正 C. 反 D. 无9. 若两个逻辑函数相等，则它们必然具有唯一的（ ）。A. 真值表 B. 逻辑表达式 C. 电路图 D. 逻辑图形符号10. 某三个变量逻辑函数F，若以ABC的顺序列真值表，表中F=1的个数为5个。若以CBA的顺序列真值表，则表中F=1的个数为（ ）个。籟丛妈羥为贍偾蛏练
7、淨。A. 4 B. 5 C. 6 D. 7 11. 逻辑代数运算中，A+A=( )A. 2AB. A C. A2D. 112. 下列不属于逻辑代数的基本规则的是（ ）。A. 代入规则 B. 反演规则 C. 对偶规则 D. 吸收规则13. AB+A在四变量卡诺图中有（ ）个小格是“1”。A. 13 B. 12 C. 6 D. 514. 一逻辑函数的最小项之和的标准形式，它的特点是( )A. 项数最少 B. 每个乘积项的变量数最少 C. 每个乘积项中，每种变量或其反变量只出现一次 D. 每个乘积项的数值最小，故名最小项15. 组合逻辑电路通常由（ ）组合而成。A. 门电路 B. 触发器 C. 计数
8、器 D. 寄存器16. 编码器属于（ ）逻辑电路。 A. 时序 B. 组合 C. 触发器 D. 寄存器17. 组合逻辑电路的正确设计步骤 （ ） （1）分析设计要求（2）进行逻辑和必要变换；得出最简逻辑表达式（3）画逻辑图A. (1)(2)(3) B. (2)(3)(1)C. (3)(2)(1) D. (1)(3)(2)18. 在四变量卡诺图中，逻辑上不相邻的一组最小项为( )。A. m1 与m3 B. m4 与m6 C. m5 与m13 D. m9 与m719. 半加器的进位是两个输入操作数的（ ）逻辑运算结果。A. 与 B. 或 C. 与非 D. 异或20. 半加器的结果位是两个输入操作数
9、的 （ ） 逻辑运算。A. 与 B. 或 C. 与非 D. 异或21. 下列不属于消除竞争冒险的方法的是 （ ）。 A. 增加反向驱动电路B. 发现并消去互补变量C. 增加乘积项D. 输出端并联滤波电容器22. 组合逻辑电路的竞争冒险是由于（ ）引起的。A. 电路不是最简B. 电路有多个输出C. 电路中存在延迟D. 电路中使用不同的门电路23. 下列触发器中，不能在cp上升沿/下降沿翻转从而克服了空翻现象的是（ ）。A. 边沿D触发器 B. 基本RS触发器 C. JK触发器 D. T触发器24. 存储8位二进制信息要（ ）个触发器 A. 2 B. 4 C. 8 D. 1025. 下列电路中，不
10、属于时序逻辑电路的是 （ ）A. 计数器 B. 加法器 C. 寄存器 D. M序列信号发生器26. 构成计数器的基本电路是（ ）A. 与门 B. 或门 C. 非门 D. 触发器27. 若从0分别计数到64和10000，分别需要 （ ）个触发器。A. 7, 14 B. 8, 14 C. 8, 13 D. 7, 1328. 同步时序逻辑电路分析的正确步骤是（ ）（1）列出电路次态真值表（2）根据状态图，用文字描述电路的逻辑功能（3）根据次态真值表和输出表达式，作出给定电路的状态表和状态图（4）根据给定的同步时序电路，写出输出函数和激励函数表达式A. （1）（2）（3）（4）B. （4）（1）（3）
11、（2）C. （4）（3）（2）（1）D. （2）（3）（1）（4）29. 分析时序逻辑电路的一般步骤为（ ）（1）用文字描述所给时序逻辑电路的逻辑功能（2）根据给定的时序电路图写出各逻辑方程式（3）将驱动方程代入相应触发器的特性方程，求得各触发器的各次态方程，也就是时序逻辑电路的状态方程。（4）根据状态方程和输出方程，列出时序电路的状态表，画出状态图和时序图。A. (1)(2)(3)(4) B. (2)(3)(4)(1) C. (2)(1)(3)(4) D. (2)(3)(1)(4)30. 以下属于异步时序逻辑电路的是（ ）A. FIFOB. 加法器C. 译码器D. 比较器31. 简单异步时序
12、电路的分析过程不包括下面哪项（ ）A. 写出各触发器的时钟方程、驱动方程和电路的输出方程B. 列状态真值表，状态真值表的输入外部输入和状态输入，输出包括状态输出和外部输出C. 从状态真值表中判断电路是否能够自启动D. 将状态真值表转换成状态转移图32. 关于异步时序电路的分析，下面哪项描述是正确的（ ）A. 由状态转移图可以得到时序电路的逻辑功能B. 在列状态真值表，列出状态真值表的输入组合必须保证完整，例如若有N个外部输入和M个状态变量，则输入组合是MN个預頌圣鉉儐歲龈讶骅籴。C. 从状态真值表就能够判断电路是否可以自启动D. 如果该异步时序电路中包含有无效状态，则该电路无法实现自启动33. JK触发器的特性方程为（ ）A. Qn=JK+JKB. Qn=JKQC. Qn=JQ+KQD. Qn=JQ+KQ34. 设计一个10进制的计数器，至少需要用到( )个D触发器A. 3B. 4C. 5D. 635. 某数/摸转换器的输入为8位二进制数字信号（D7D0），输出为025.5V的模拟电压。若数字信号的最低位是“1”其余各位是“0”，则输出的模拟电压为（
