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1、第七章 中规模通用集成电路及其应用,71 常用中规模组合逻辑电路 711 二进制并行加法器 1. 二进制并行加法器是一种能并行产生两个二进制数算术和的逻辑部件，按其进位方式的不同可分为串行进位和超前进位二进制并行加法器。 2.目前常用的串行进位4位二进制并行加法器有T692，超前进位4位二进制并行加法器有T693。 3.T692和T693的逻辑电路图分别如图71(a)、(b)所示。其芯片的管脚排列图和逻辑符号分别如图72(a)、(b)所示。,4.串行进位加法器：速度慢 5.超前进位(又称先行进位)二进制并行加法器。 根据全加器的“进位”输出表达式： C i = Ai Bi + ( Ai + B
2、i )Ci-1 定义：Gi = Ai Bi 进位产生函数 Pi = Ai + Bi 进位传递函数 Ci =AiBi + (Ai + Bi)Ci-1 = Gi + PiCi-1,当i=1、2、3、4时，可得到4位并行加法器各位的进位输出表达式为 C1 = P1C0 + G1 C2 = P2C1 + G2 C3 = P3C2 + G3 C4 = P4C3 + G4 经代人整理后依次为 C1 = P1C0+ G1 C2 = P2P1C0 + P2G1 + G2 C3 = P3P2P1C0 + P3P2G1 + P3G2 + G3,由上述表达式可知，各进位输出仅取决于Pi, Gi和C0。由于Pi、Gi
3、取决于Ai，Bi,而Ai, Bi以及C0(一般情况下，C0在运算前已预置)能同时提供，这就使得各位的进位能同时产生，从而提高了运算速度。 例71 用4位二进制并行加法器设计一个将8421码转换成余3码的代码转电路。,解 根据余3码的定义可知，余3码是由8421码加3形成的代码。所以，用4位二进制并行加法器实现8421码到余3码的转换，只需从4位二进制并行加法器的输入端A4、A3、A2和A1输人8421码，而从输入端B4、B3、B2和B1输入二进制数0011，进位输入端C0加上“0”，便可从输出端F4、F3、F2和F1得到与输入8421码对应的余3码。其逻辑电路图如图73所示。,例72 用4位二
4、进制并行加法器设计一个4位二进制并行加法减法器。 解 设A和B分别为4位二进制数，其中A=a4a3a2a1为被加数(或被减数)，B=b4b3b2b1为加数(或减数)，S=s4s3s2s1为和数(或差数)。并令M为功能选择变量，当M=0时，执行A+B；当M=1时，执行A-B。减法采用补码运算。,可用一片4位二进制并行加法器和4个异或门实现上述逻辑功能。具体可将4位二进制数A直接加到并行加法器的A4、A3、A2和A1输入端，4位二 进制数B通过异或门加到并行加法器的B4、B3、B2和B1输入端。并将功能选 择变量M作为异或门的另一个输入且同时加到并行加法器的C0进位输入 端。使之，当M=0时，C0
5、=0，biM=bi0=bi，加法器实现A+B；M=1时，C0=1，biM=bi1=bi，加法器实现A+B+1，即A-B.其逻辑电路图 如图74所示。,例7.3用4位二进制并行加法器设计一个用余3码表示的1位十进制数加法器。 解 根据余3码的特点，两个余3码表示的十进制数相加时，需要对相加结果进行修正。修正法则是：若相加结果无进位产生，则和需要减3；若相加结果有进位产生，则和需要加3。据此，可用两片4位二进制并行加法器和一个反相器实现给定功能，逻辑电路图如图75所示。,例7.4用4位二进制并行加法器实现4位二进制数乘法器的逻辑功能。 解 设两个无符号4位二进制数X和 Y ,X=x3x2x1x0Y
6、=y3y2y1y0，则X和Y的乘积Z为一个8位二进制数，可令Z=z7z6z5z4z3z2z1z0。两数相乘求积的过程如下： x3 x2 x1 x0 * ) y3 y2 y1 y0 y0 x3 y0 x2 y0 x1 y0 x0 y1x3 y1x2 y1x1 y1x0 y2x3 y2x2 y2x1 y2x0 y3x3 y3x2 y3x1 y3x0 z7 z6 z5 z4 z3 z2 z1 z0,712 译码器和编码器 1译码器 二进制译码器的功能是将n个输入变量变换成2“个输出函数，且每个输出函数对应于n个输入变量的一个最小项。因此，二进制译码器一般具有n输入端、2”个输出端和一个(或多个)使能
7、输入端。在使能输入端为有效电平时，对应每一组输入代码，仅一个输出端为有效电平，其余输出端为无效电平(与有效电平相反)。有效电平可以是高电平(称为高电平译码)，也可以是低电平(称为低电平译码),常见的MSI二进制译码器有2-4线(2输入4输出)译码器、3-8线(3输入8输出)译码器和4-16线(4输人16输出)译码器等。 图77(a)、(b)、(c)所示分别是T4138型3-8线译码器的逻辑电路图、管脚排列图和逻辑符号。图中，A2、A1、A0为輸入端，Y1,Y2,Y3,Y4,Y5,Y6,Y7为输出端；S1,S2,S3为使能端，它的作用是禁止或选通译码器。该译码器真值表如表71所示。,二-十进制译
8、码器的功能是将4位BCD码的10组代码翻译成10个十进制数字符号对应的输出信号。图78所示为MSI二-十进制译码器T331的邏輯电路图。T331是一个将8421码转换成十进制数字的译码器，其输入A3A0为8421码，输出Y0-Y9分别代表十进制数字09。该译码器的真值表如表72所示。,数字显示译码器是不同于上述译码器的另一种译码器图79所示为MSI七段显示译码器74SL47的逻辑电路图，它的输出为低电平有效，即输出为0时，对应字段点亮；输出为1时对应字段熄灭。该译码器能够驱动七段显示器显示0-15共16个数字的字形。输入A3、A2、A1和A0接收4位二进制码，输出Qa、Qb、Qc、Qd、Qe、
9、Qf和Qg，分别驱动七段显示器的a、b、c、d、e、f和g段。其真值表如表73所示。,为了增加器件功能，扩大器件应用，七段显示译码器74LS47增加了辅助功能控制信号LTI、RBI、BIRBO。其中，LTI为测试输入端，用来检查显示管的七段是否都能正常工作。当LTI = 0且BI = 1时，不管其他输人状态如何，Qa-Qg均输出有效的逻辑0，显示管的七段均应点亮；RBI为灭零输入端，用来熄灭无意义0的显示。当RBI = 0，LTI = 1时，如果输入数码A3A2A1A0 =0000，则输为其他数值时，显示管均能,正常显示；BIRBO为熄灭输人端灭零输出端，当BI = 0时，不管其他输入状态如何
10、，显示管七段均熄灭，这是为了降低系统功耗，在不需要观察时全部熄灭显示器。RBO与共用一个引出端，当RBI为0且输人数码为0时，RBO为0，不显示数字0，通常用来把有效数字前面的0灭掉。当辅助功能控制信号均为1时，译码器完成正常译码显示能七段译码显示原理图如图710(a)所示，图710(b)给出了七段显示笔画与0-15共16个数字的对应关系。,例75用38线译码器T4138和适当的与非门实现全减器的功能。 解 实现对被减数、减数及来自相邻低位的借位进行减法运算而得到差 及向相邻高位借位的逻辑电路称为全减器。它的输入为被减数Ai、减数Bi 以及来自低位的借位Gi-1，输出为差数Di和借位Gi。全减
11、器的真值表如表 74所示。由表74可写出差数Di和借位Gi的逻辑表达式 Di(Ai，Bi，Ci-1) =m1+m2+m4+m7 =m1m2m4m7,Gi(Ai，Bi，Gi-1) = m1+m2+m3+m7 = m1m2m3m7 用译码器T4138和与非门实现全减器功能时，只需将全减器的输入变量Ai、Bi、Gi-1，分别与译码器的输入A2、A1、A0相连接，译码器使能输入端S1、S2、S3，接固定工作电平，便可在译码器输出端得到3个变量的8个最小项的“非”。,例76；用译码器和与非门实现逻辑函数 F(A,B,C,D)= m(2,4,6,8,10,12,14) 解 题目给定的逻辑函数有4个逻辑变量
12、，显然可采用上例类似的方法用一个4-16线的译码器和与非门实现。 此外，也可以充分利用译码器的使能输入端，用3-8线译码器实现4变量逻辑函数。其方法是，用译码器的一个使能端作为变量输入端，将两个3-8线译码器扩展成4-16线译码器。例如，用两片T4138实现给定函数(见图712),2编码器二-十进制编码器 逻辑功能：将十进制的0-9这10个数字分别编成4位BCD码。 由10个输入端代表10个不同数字，4个输出端代表BCD代码。 最常见的有8421码编码器。图713所示是按键式8421码编码器的逻辑电路图。 图中I0-I9代表10个按键，ABCD为代码输出端,优先编码器,优先编码器是数字系统中实
13、现优先权管理的一个重要逻辑部件。 优先编码器的每个输入具有不同的优先级别，当多个输入信号有效时，它能识别输入信号的优先级别，并对其中优先级别最高的一个进行编码,图714(a)、(b)、(c)所示分别为常见MSI优先编码器74LS148的逻辑电路图、管脚排列图和逻辑符号。图中，I0-I7为8个输入端，QA、QB和QC为3位二进制码输出，因此，称它为8-3线优先编码器，其真值表如表76所示。,输入Is和输出Qs、QEX：容量扩展时使用。Is为工作状态选择端(或称允许输入端)，当Is = 0时，编码器工作，反之不进行编码工作； Qs为允许输出端，当允许编码(即Is = 0)而无信号输入时，Qs为0。
14、 QEX为编码群输出端，当允许编码且有信号输入(即I0-I7中至少有一个为0)时， QEX才为0。该优先编码器的各输出逻辑表达式如下：,Os = IsI0I1I2I3I4I5I6I7 OEX= IS + ISI0I1I2I3I4I5I6I7 = IS + OS = ISOS QC = ISI7 + ISI6 +ISI5 + ISI4 QB = ISI7 + ISI6 + ISI3I4I5 + ISI2I4I5 QA = ISI7 + ISI5I6 + ISI3I4I6 + IsI1I2I4I6,例77，用优先编码器74LS148设计一个能裁决16级不同中断请求的中断优先编码器。 解 设Iz15
15、-Iz0为16个不同的中断请求信号，下标码越大的优先级别越高 Qzd、Qzc、Qzb和Qza为中断请求信号的编码输出，输入和输出均为低电平有效。Izs为允许输入端， Qzs为允许输出端 QzEx为编码群输出端。根据74LSl48的功能，可用两片74LSl48实现给定功能，逻辑图如图715所示。,713 多路选择器和多路分配器 多路选择器和多路分配器是数字系统中常用的中规模集成电路。 基本功能：完成对多路数据的选择与分配、在公共传输线上实现多路数据的分时传送。此外，还可完成数据的并-串转换、序列信号产生等多种逻辑功能以及实现各种逻辑函数功能。,1多路选择器 多路选择器(Multiplexer)又
16、称数据选择器或多路开关，常用MUX表示。它是一种多路输入、单路输出的组合逻辑电路，其逻辑功能是从多路输入中选中一路送至输出端，输出对输入的选择受选择控制变量控制。,常见的MSI多路选择器有4路选择器、8路选择器和16路选择器。 图7.16(a)、(b)、(c)分别是型号为T580的双4路选择器的逻辑电路图、管脚排列图和逻辑符号。图716(a)所示的逻辑电路中有两个4路选择器。其中，D0-D3为数据输入端；A1、A0为选择控制端；W,W为互补输出端。 4路数据选择器的真值表如表77所示。,由真值表可知，当A1A0=00时， W=D0；当A1A0=01时，W=D1；当A1A0=10时，W=D2；当A1A0=11时，W=
