微机原理与接口技术2章课件

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1、,第二章 微型计算机中的微处理器,微机原理与接口技术,第二章 微型计算机中的微处理器,内容： 8086/8088 CPU的编程结构 80868088 CPU的引腿信号和工作模式 寄存器结构 80868088的存储器组织 8086的IO组织 80868088微处理器典型时序分析,Intel 8086/8088 结构 8086/8088微处理器是Intel公司推出的第三代CPU芯片，它们的内部结构基本相同，都采用16位结构进行操作及存储器寻址，两种处理器都封装在相同的40脚双列直插组件（DIP）中。 在Intel 8080与8085的基础上发展起来的。,2.1 8086/8088 CPU的编程结构

2、 传统结构的CPU执行程序时，取指令与执行指令交替进行：,为提高CPU的工作效率，80868088CPU采用流水线处理方式，取指令与执行指令同时进行。,一方面提高了执行速率; 一方面降低了与之相配的存储器的存取速度的要求。,8086/8088的编程结构分两部分： 1、总线接口单元 BIU（Bus Interface Unit） 2、执行部件 EU （Execution Unit）,8086 CPU的功能结构,一、总线接口单元 BIU（Bus Interface Unit） 1、功能：负责与 存储器、I/O 端口进行数据传送。具体讲： 取指令：总线接口部件从内存中取出指令后送到指令队列。 预取指

3、令。 配合EU执行指令，存取操作数和运算结果。,2、组成 段地址寄存器（CS、DS、ES、SS）。 16位指令指针寄存器IP。 地址加法器(形成20位物理地址), 6字节（8086）或4字节（8088）的指令队列, 内部寄存器 总线控制电路:,3 、 注: 1）指令队列 8086 的指令队列为6个字节, 8088 的指令队列为4个字节。 2) 指令执行顺序 顺序指令执行：指令队列存放紧接在执行指令后面的那一条指令。 执行转移指令：BIU 清除指令队列中的内容，从新的地址取入指 令，立即送往执行单元，然后再从新单元开始重 新填满队列。,二、EU （Execution Unit）执行单元 1、 功

4、能：负责指令执行。 2、 组成： 4个通用寄存器：AX、BX、CX、DX 4个专用寄存器：BP、SP、SI、DI， 标志寄存器（PSW）：为16位，存放指令执行结果的特征和处理器 状态，如结果为0，为负，单步执行等。 算术逻辑单元ALU： 16 位加法器。完成8位16位二进制数的算术逻辑运算。 EU 控制系统： 接受从总线接口单元的指令队列中取来的指令代码， 对其译码和向 EU 内各有关部分发出时序命令信号，协调执行指 令规定的操作。,由此可见，8086/8088微处理器: BIU和EU分开，取指和执行可以重迭，大大减少了等待取指所需的时间，提高CPU的利用率。,三、80868088处理器的启

5、动和程序执行过程 1、CPU的启动 80868088系统中，CPU被启动后，处理器内部的各寄存器和标志寄存器的内容自动设置为： CS FFFFH DS 0000H SS 0000H ES 0000H IP 0000H 指令队列空 FR 0000H （禁止中断） 因CSFFFFH，IP0000，所以80868088将从地址FFFF0H开始执行指令。故80868088引导程序的入口地址在FFFF0H。,2、程序执行过程 设程序的指令代码已存放在存贮器中。 （1）BIU从存贮器中取出一条指令存入指令队列。 （2）EU从指令队列取指令并执行指令。BIU利用 总线空闲时间，从内存取第二条指令或取第 三条

6、指令存入指令队列。 （3）EU执行下一条指令。如果前面一条指令有写 存贮器的要求，则通知BIU把前条指令结果写 到存贮器中，然后再取指令存入指令队列。,（4）如指令执行要求读取操作数，由BIU完成。 （5）EU执行再下一条指令，返回（1）处继续执行上述 操作过程。 所以，程序的执行过程就是CPU取指令、分析指令、执行指令，再取指令这样一个循环重复过程。 在指令执行过程中，利用EU分析指令操作码和执行指令时不占用总线操作时间的特点，BIU自动地通过总线读取存贮器中的指令码存入BIU指令队列，从而使BIU与EU并行工作，提高CPU执行指令的速度。,四、80868088 CPU的总线周期概念 总线周

7、期：BIU通过系统总线对存储器或IO端口进行一次读 写操作的过程称为一个总线周期。 80868088CPU的一个基本总线周期由4个时钟周期（T1T4）组成，也称4个T状态。 CPU在每个时钟周期内完成若干个基本操作，具体是： T1状态：CPU向多路复用总线上发送地址信息指出要寻址 的存储单元或外设端口地址。 T2状态：CPU从总线上撤消地址，使总线的低16位置为高 阻抗状态，为传输数据作准备。,T3状态：CPU在总线的高4位继续输出总线周期状态信号。在总 线的低16位出现由CPU写出的数据，或者从存储器或 IO端口读入的数据。 T4状态：总线周期结束。 TW等待状态：如果存储器或IO设备不能及

8、时配合CPU传送 数据，这时外设或存储器会通过“READY”信号线在 T3状态启动之前向CPU发数据“未准备好”信号，迫 使CPU在T3状态后插入等待状态TW。TW状态的总线 情况与T3周期的情况相同。当被选中的存储器或IO 端口有足够的时间来完成读写操作时，就发出“准备好” （Ready）信号，使CPU脱离TW状态继续工作。,T1空闲状态：如果在一个总线周期之后，不立即执行下一个 总线周期，或者当指令队列是满的，执行部件 EU又没有访问总线的要求，这时BIU就处于空 闲状态.,8086/8088 CPU的典型总线周期时序,一、最大和最小工作模式 最小工作模式：指系统中只有80868088一个

9、微处理器，构成小规模的应 用系统。最小模式也称单处理器模式。 在最小模式系统中，所有的系统总线信号都直接由80868088CPU产生。 最大工作模式：指系统中包含有两个或两个以上的微处理。一个为主处 理器（80868088CPU），其他的称为协处理器，协助 主处理器工作。构成较大规模的应用系统。 常与主处理器80868088CPU配合的协处理器：一个是专用于数值运算的协处理器8087；另一个是专用于输入输出操作的协处理器8089。 最大模式是一个多处理器系统，需要解决主处理器和协处理器之间的协调工作问题和对系统总线的共享控制问题。,2.2 80868088CPU的引腿信号和工作模式,二、808

10、68088CPU的引腿信号和功能,8088/8086 CPU的引脚,1、AD15AD0（Address/Data Bus）地址数据复用总线 传送地址时三态输出，传送数据时三态双向输入输出。 T1状态：用来输出访问存储器或IO端口的地址。 T2状态：如果是读周期，则处于浮空（高阻）状态，如果是写周期 ，则为传送数据。在中断响应及系统总线处于“保持响应” 周期时，AD15AD0被置成高阻状态。 在8086系统中，常将AD0为低8位数据的选通信号。 2、A19S6A16S9（AddressStatus）地址状态复用线 作地址线时，高4位（A19A16）地址，与AD15AD0构成20位访问存储器的物理

11、地址。 作状态线时，输出状态信息S6S3。,3、 / S7 （Bus High Enable/Status）高8位数据总线允许状 态复用信号 高8位数据有效信号，低电平有效。 和AD0结合起来，指出当前传送的数据在总线上将以何种格式出现。 4、RD（Read）读信号。输出、三态、低电平有效。 有效时，表示CPU正在对存储器或IO端口进行读操作，具体是对存储 器读，还是对IO端口读，由 /M （8088为IO/M ）决定。 5、READY存储器或I/O口准备就绪,输入。 用来使CPU和慢速存储器或IO设备之间实现速度匹配的信号。 在总线操作周期中，CPU会在第3个时钟周期的前沿测试该引脚 如果测

12、到高有效，CPU直接进入第4个时钟周期 如果测到无效，CPU将插入等待周期Tw CPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw。,6、 （Test）测试信号，输入、低电平有效。 用于协调80868088CPU与协处理器的工作。 该引脚与WAIT指令配合使用。当CPU执行WAIT指令时，他将在每个时钟周期对该引脚进行测试：如果无效，则程序踏步并继续测试；如果有效，则程序恢复运行。 在使用协处理器8087时，通过引脚和WAIT指令，可使8088与8087的操作保持同步 。 7、 INTR（Interrupt Request）可屏蔽中断请求信号,输入、

13、高电平有效。 8、 NMI（NOMaskable Interrupt）不可屏蔽中断请求信号，输入、 高有效。 9、RESET（Reset）复位信号，输入、高电平有效。,10、CLK（Clock）主时钟输入端 11、MN/ MX（Maximum Mode Control）最小最大模式控制信号。 当此引脚接高电平时，CPU工作于最小模式；接低电平时，CPU工作于最大模式。 12、GND、VCC和电源 以上信号是80868088CPU工作在最小模式和最大模式时都要用到的。80868088的第2431腿信号在不同模式下有不同的名称和定义。 两种模式下的主要区别体现在第2431号引脚的功能定义不同。,三

14、、最小模式 1、引脚信号 （1） /M（Memory/Input and Output）存储器输入输出控制信号。用 来区分CPU当前是访问存储器还是访问IO端口。 对于8088CPU，该信号定义为IO/ ，功能相同。 （2） （Write）写信号，三态、输出、低电平有效。 有效时，表示CPU当前正在进行写操作。是写存储器还是写I/O端口 ,由 / M来区分。DMA方式时， /M被置成高阻态。,（3） （Interrupt Acknowledge）中断响应信号，输出、三态、低电平有效 是对中断请求信号INTR的响应。CPU在整个中断响应周期内发出两个连续的 负脉冲，第一个负脉冲是通知请求中断的外

15、设，其发出的中断请求已得到响应，外设接口收到第二个负脉冲后，向数据总线上送中断类型码， 信号通常用来作为读取中断类码的选通信号。,（4）ALE（Address Latch Enable）地址锁存允许信号，输出、高电平有 效。 在任何一个总线周期的T1状态，ALE输出有效电平，表示当前在地址数据复用总线上输出的是地址信息，锁存器利用它将地址锁存，ALE信号不能浮空。 （5）DT/ （Data Transmit/Receive）数据发送DT 接收控制信号，输出、三态。表明当前总线上数据的流向（高电平时数据自CPU输出（发送） 低电平时数据输入CPU（接收） ） 当使用总线收发器82868287时，可用DT/ 信号来控制总线收发器的数据传送方向。 DMA方式时DT/ 被置为高阻抗状态。 （6） （Data Enable）数据允许信号，输出、三态、低电平有效。 有效时，表示当前数据总线上正在传送数据。当使用总线驱动器82868287时， 信号用来作为82868287的输出允许控制信号，使之开始传送数据。 （7）HOLD（Hold Request）总线保持请求信号，输入、高电平有效。 作为其它部件向CPU发出使用总线的请求信号。 （8）HLDA（Hold Acknowledge）总线保持响应信号，输出、高电平有 效。 是CPU对总线保持请求信号HOLD的