集成电路原理知识课件

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1、集成电路原理,集成电路概论,集成电路（Integrated Circuit，IC） 芯片（Chip） 硅片（Wafer） 集成电路类型： 功能：数字集成电路、模拟集成电路 结构：单极集成电路、双极集成电路 集成度：SSI, MSI,LSI,VLSI,ULSI,GSI,集成电路的发展,1.材料及器件 1875年 半导体硒 光电导 1906年 提出硅无线电检波 1935年 硅检波二极管 1947年 点接触、结型晶体管,存在的主要问题,电隔离 1959年 Kurt Lehovec提出PN结隔离 Robert Nocye提出平面工艺及氧化层上制作互联线的方法 奠定了半导体集成电路的技术基础,1960年

2、 德州仪器 Jack Kilby 锗集成电路 1960年 商用集成电路 包括：（2个晶体管、4个二极管、6个电阻、4个电容）,1962年 第一个MOSFET集成电路（16个N沟MOS） 1962年 TTL系列 1972年 IIL系列及ECL系列 革命性的变化 1970年 半导体存储器（1kb） 1972年 微处理器（i4004,2250个MOS）,集成度的提高,SSI（2000 ）, ULSI （10E9）,GSI （ 10E9 ） 摩尔定律：集成度18个月提高两倍，特征尺寸减少为,由Intel创始人之一Gordon Moore 1965年提出，起初为：集成电路上可容纳的晶体管数目，约每隔12

3、个月增加一倍，性能也将提升一倍，1975年摩尔将12个月更改为18个月,集成电路工艺方法,1 薄膜制备技术 1.1 外延薄膜 汽相外延VPE （Vapor phase epitaxy）： 1000 还原反应： SiCl4+2H2=Si+4HCl SiHCl3+H2=Si+3HCl 热分解反应： SiHCl3=Si+2H2 SiH4= Si+2H2,可直接掺杂：n型掺杂磷烷（PH3）或三氯化磷(PCl3) p型掺杂乙硼烷（B2H3）或三氯化硼(BCl3),分子束外延MBE： 超高真空 10-10-10-11torr 反应温度：500-900,金属有机化合物化学气相淀积(Metal-organic

4、 Chemical Vapor Deposition) MOCVD： 常压或低压(10-100Torr) 衬底温度为500-1200 高纯有机源,1.2 薄膜淀积,化学气相淀积（CVD）： 常压化学气相淀积（APCVD） 低压化学气相淀积 （LPCVD（0.1-5torr 300-900） 等离子体增强化学气相淀积（PECVD） 高密度等离子体化学气相淀积（HDPCVD）,可淀积薄膜： Si3N4 ，SiO2， PSG，BSG，BPSG，FSG 原料： SiH4 正硅酸乙酯TEOS等,物理气相淀积PVD 蒸发： 电阻 电子束 溅射： 直流溅射 RF溅射 RF磁控溅射,1.3 氧化 温度：900

5、-1200 消耗 46% Si 湿法、干法 自然氧化，栅氧化，场氧化，保护氧化，掺杂阻挡氧化氧 化，垫，注入屏蔽，金属层间氧化层（CVD） 1.4 掺杂 热扩散： 950-1280 PH3 POCl3 AsH3 SbCl5 B2H6 BF3 BBr3 离子注入 替位式掺杂 ，填隙式掺杂,1.5光刻,接触式（5） 接近式（2-4）， 扫描投影式（1 1:1）， 分步重复式（250-350nm）， 步进扫描式,10 负性 1 正性 150nm：深紫外步进扫描 90 nm ：极限紫外 65 nm ：电子束 45 nm ：离子束投影 30 nm ： x射线 刻蚀： 干法、湿法,半导体元器件的基本结构,

6、双极晶体管,有源元件：双极晶体管 无源元件：电阻、电容、电感等,单极晶体管（MOS场效应管、结型场效应管等） ENMOS、DNMOS、EPMOS、DPMOS,CMOS,BiCMOS 采用同一工艺同时在芯片上制作双极晶体管及CMOS器件,一. 集成电路的基本制造工艺,1.1 双极集成电路的基本制造工艺 器件的基本结构,工艺流程,1衬底选择 对于典型的PN结隔离双极集成电路来说，衬底一般选用P型硅。 为了提高隔离结的击穿电压而又不使外延层在后续工艺中下推太多，衬底电阻率选=100 cm。 为了获得良好的PN结面，减少外延层的缺陷，选用(111)晶向。,隐埋层杂质的选择原则是： 1.杂质固溶度大，以

7、使集电极串联电阻降低； 2.高温时在硅中的扩散系数要小，以减小外延时埋层杂质上推到外延层的距离； 3.与硅衬底的品格匹配好。以减小应力。因此最理想的院埋层杂质是砷(As)。,设置隐埋层的目的： 减小晶体管集电极的串联电阻，减小寄生PNP管的影响,2第一次光刻N+隐埋层扩散孔光刻,3外延层淀积,主要设计参数： 外延层电阻率和外延层厚度,4第二次光刻P+隔离扩散孔光刻,目的： 在硅衬底上形成孤立的外延层岛，以实现各元件间的电绝缘。 此工艺称为标准隐埋集电极(standard buried collector，SBC) 隔离工艺。 在集成电路中P型衬底接最负电位，以使隔离结处于反偏。,5第三次光刻

8、P型基区扩散孔光刻,6第四次光刻N+发射区扩散孔光刻,7第五次光刻引线接触孔光刻,8第六次光刻 金属化内连线光刻,1.2 MOS集成电路的基本制造工艺,1.2.1 N沟硅栅ED MOS集成电路工艺 器件结构：,工艺流程：,(1)长薄氧 60nm,(2)淀积Si3N4 150nm,(3)场区光刻(光1) 场区注入,(4)场区氧化 去除Si3N4及背面氧化层,(5)二次薄氧40nm,(6)D管光刻(光2) D管注入,(7)E管光刻(光3) E管注入,去除有源区薄氧 栅氧化85nm,埋孔光刻(光4) 多晶硅淀积 磷扩散 漂PSG,(8)多晶硅光刻(光5) 源、漏区注入,(9)低温氧化500550nm

9、,(10)引线孔光刻(光5),铝淀积1-1.2m,(11)反刻铝(光6) 合金,1.2.2 CMOS集成电路工艺,示意图,器件结构,双阱工艺,N阱工艺,P阱工艺,1P阱硅栅CMOS工艺和元件的形成过程,(1)光1阱区光刻，刻出阱区注入孔,(2)阱区注入及推进，形成阱区,(3)去除SiO2，长薄氧，长Si3N4,氧化,(6)长场氧，漂去SiO2及Si3N4 然后长栅氧。,(4)光2一一有源区光刻，刻出 P管、N管的源、漏和栅区,(5)光3N管场区光刻，刻出N管场区注入孔。 N管场区注入，以提高场开启，减少闩锁效应及改善阱的接触,(10)光7-N+区光刻，刻去N+区上的胶 (可用光6的负版)。 N

10、+区注入，形成 NMOS管的源、漏区及N+保护环,(7)光4-P管区光刻(用光1的负版)。,P管区注入，调节PMOS管的 开启电压，然后长多晶。,(8)光5-多晶硅光刻、形成多品硅栅 及多晶硅电阻,(9)光6-P+区光刻，刻去P管区上的胶， P+区注入，形成PMOS管的源、漏区及P+保护环,(11)长PSG,(12)光8-引线孔光刻。,(13)光9-铝引线光刻。 光10-压焊块光刻,2. N阱硅栅CMOS工艺,2）生长场氧化层， 生长栅氧化层,1）确定N阱区，低剂量磷注入， 在高温下扩散推进，形成N阱。,氧化,3）长多晶硅，刻多晶硅栅,4) P+、N+注入，形成源、漏区,5）CVD淀积SiO2

11、，刻接触孔,5）淀积金属铝，反刻，金属化,3 双阱硅栅CMOS工艺,(1)光1-确定阱区 (2)N阱注入和选择氧化 (3)P阱注入 (4)推进，形成N阱、P阱 (5)场区氧化 (6)光2-确定需要生长栅氧化层的区域 (7)生长栅氧化层 (8)光3-确定注B+(调整P沟器件的开启电压)区域，注B+ (9)淀积多晶硅、多晶硅掺杂 10)光4-形成多晶硅图形 11)光5-确定P+区，注硼形成P+区 12)光6-确定N+区、注磷形成N+区 13)LPCVDD生长二氧化硅层 14)光7-刻蚀接触孔 15)淀积铝 16)光8-反刻铝，形成铝连线,1.3 Bi-CMOS工艺,双极器件：速度高、驱动能力强、模

12、拟精度高,CMOS器件：功耗低、集成度高和抗干扰能力强,功耗大、集成度低,速度低、驱动能力差,1.3.1 以CMOS工艺为基础的Bi-CMOS工艺,1以P阱 CMOS为基础的Bi-CMOS工艺,以P阱作为NPN管的基区，以N衬底作为NPN管的集电区，以N+源、漏扩散区作为NPN管的发射区扩散及集电极的接触扩散。 主要优点：工艺简单；MOS晶体管的开启电压可通过一次离子注入进行调整；NPN管自隔离。 缺点：NPN管的基区太宽，基极和集电极串联电阻太大；NPN管和PMOS管共衬底，限制了NPN管的使用。,(1)用N+N外延衬底，以降低NPN管的集电圾串联电阻； (2)增加一次掩模进行基区注入、推进

13、，以减小基区宽度和基极串联电阻 (3)采用多晶硅发射极以提高速度； (4)在P阱中制作横向NPN管，提高NPN管的使用范围。,2以N阱CMOS为基础的Bi-CMOS工艺,缺点: NPN管的集电极串联电阻太大 可采用P+衬底，在N阱下设置N+埋层，然后进行P型外延,1.3.2 以双极工艺为基础的Bi-CMOS工艺,2以双极工艺为基础的双阱Bi-CMOS工艺,特点：采用N+及P+双埋层双曲结构，采用薄外延层来实现双极器件的高截止频率和窄隔离宽度。利用CMOS工艺的第二层多晶硅做双极器件的多晶硅发射极,第2章 集成电路中的晶体管及其寄生效应,21 理想本征集成双极晶体管的埃伯斯-莫尔(EM)模型,实

14、际集成电路中的双极晶体管为四层三结结构 IE=IB+IC+IS,在实际的集成电路中，衬底始终接最负电位，因此寄生PNP管的集电结(亦即NPN管的C-S衬底结)总是反偏的，而PNP管的发射结(亦即NPN管的集电结)的偏置状态可能正偏，也可能反偏。当NPN管工作于饱和区或反向工作区时，其BC结都处于正向偏置，此时寄生PNP管的发射结处于正向偏置，因而PNP管处于正向工作状态，于是有电流流过C-S结，这将严重影响集成电路的正常工作。,根据晶体管模型：,对三极管,对PN结二极管,对四层三结集成电路晶体管,其中,由此可得,即为四层结构晶体管的EM模型的数学表达式， 或者叫四层三结晶体管的非线性直流模型,

15、22 集成双极晶体管的有源寄生效应,假定隔离结始终处于反偏，井取晶体管的参数如下:,对EM模型作如下简化：,221 NPN管工作于正向工作区和截止区的情况,NPN管工作于正向工作区和截止区时，NPN管的BC结压降Vbc-npn0， 即PNP管的BE结压降VBE-PNP0，因此寄生PNP管截止。此时 。 寄生PNP管的存在对NPN管的电流基本上没有影响，只是增加了IB及Ic中的 反向漏电，同时增加一项衬底漏电流。在模拟集成电路中，NPN管一般工 作在正向工作区，所以寄生PNP管的影响可以忽略。,222 NPN管工作于反向工作区的情况,影响： 对IE、IB基本无影响 使反向NPN管的 (-Ic)

16、减少了SFIR 措施： 采用掺金工艺和埋层工艺。 使少子寿命下降，基区渡越时间增加；减小SF,223 NPN管工作于饱和区的情况,由,可得：,要提高有用电流的比值，减少寄生PNP管的影响，就要减小SF和增大V 。可采用掺金工艺及埋层工艺来减小SF；采用肖持基二极管(SBD)对BC结进行箔位，使VBC下降。,23 集成双极晶体管的无源寄生效应,四层三结结构NPN管的EM2模型,变换：,EM2模型,231 集成NPN晶体管中的寄生电阻,1发射极串联电阻rES,主要考虑接触电阻rE,c,为欧姆量级，在小电流情况下，rES可忽略不计。,2集电极串联电阻rCS,可得,应满足,外延层耗尽层宽度计算： 例：外延层杂质浓度NBC=41016cm-3，结深xj=2m，N0=61018cm-3，V=-1V,1 由NBC/N0=10-2，确定图表 2 V/NBC2.510