《实验一-加法器实验总结课件》由会员分享，可在线阅读，更多相关《实验一-加法器实验总结课件（27页珍藏版）》请在金锄头文库上搜索。
1、加法器实验总结,几个问题,对层次化设计没有搞清含义 对MAXPLUS2的操作过程不熟悉 对VHDL的编程不熟悉 课堂上进度快，下课没有巩固看书，难以消化,TOP-DOWN 自顶向下设计,otoom-up 自底向上设计,！注意,顶层模块不能和底层模块同名 模块之间不能循环调用,模块FULL,模块FOUR_ADD,模块 FULL,大规模可编程逻辑器件的设计流程,编译网表提取,数据库建立,逻辑综合,逻辑分割,适配,延时网表提取,编程文件汇编,LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY reg12 IS PORT( d : IN STD_LOGI
2、C _VECTOR(11 DOWNTO 0); clk : IN STD_LOGIC; q : OUT STD_LOGIC _VECTOR(11 DOWNTO 0);END reg12; ARCHITECTURE a OF reg12 ISBEGIN PROCESS BEGIN WAIT UNTIL clk = 1; q = d; END PROCESS;END a;,库,程序包,实体,结构体,配置 CONFIGURATION,全加器的逻辑函数式：,实现全加器的多种VHDL方式,数据流描述 行为描述 结构描述 参考半加器,半加器实体说明（entity）,行为描述：注重对象的功能,结构描述：预定
3、义元件连线,数据流描述：用逻辑方程,-configuration配置语句,-最后可用配置语句选择 configuration half_add_con of half_adder is for half_add_b end for; end half_add_con;,半加器补充例：,architecture HALF_ADD_B of FULL_ADD is signal abc: STD_LOGIC_VECTOR(1 downto 0);,begin abcS 不是操作符，相当于THEN WHEN “01”=SSSNULL; end case; end process; end HALF_
4、ADD_B;,简化写法：,architecture HALF_ADD_B of FULL_ADD is signal abc,cso: STD_LOGIC_VECTOR(1 downto 0); Begin abccsocsocsocso=10; end case; end process; end HALF_ADD_B;,使用加法运算符,library ieee; use ieee.std_logic_arith.all; . architecture HALF_ADD _L of HALF_ADD is signal d1,d2,sum:UNSIGNED(1 downto 0); -UNSIGNED无符号型,当信号需要逻辑和算术两种运算时用,Begin d1=0,下次上机实验要给出仿真波形图，最后下载到板上由老师验证签名。将全加器的三种编程写入报告。,
