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1、CSP 装配的可靠性本文对三种芯片规模包装及其装配的可靠性进行比较。板面焊接点可靠性信息的获得对于芯片规模包装(CSP, chip-scale backage)的广泛实施是关键的。本文比较三个不同的CSP概念及其装配的可靠性。另外，将使用一个修饰的Coffin-Manson关系，对一个专门的温度循环范围，设计出有关几种低输入/输出(I/O)包装的焊接点可靠性的循环数据文献。由喷气推进实验室(JPL, Jet Propulsion Laboratory, Pasadena, CA)组织了一个微型BGA协会，来探讨有关包装类型、I/O数、PWB材料与类型和制造变量对品质和电路板可靠性的相互作用的技
2、术问题。这里呈现给大家的是来自这个课题的最新结果。小型化的趋势通孔(through-hole)和表面贴装(surface-mount)集成电路(IC)包装的预计用量根据市场的来源有很大的不同。来自BPA, UK的一项计划如图一所示。几个趋势是明显的。双排引脚包装(DIP, dual in-line package)预计用量上减少最多，从1996年的160亿在十年内减少到大约50亿，或者每年减少10亿。相反，表面贴装包装的用量，包括PQFP (plastic quad flat pack)，预计在下一个十年内会增加。预计在五年内增加70180亿，并且在另外的五年内几乎是稳定水平，只增加20亿。在
3、十年内，COB(chip on board)预计从50亿增加到130亿，图一中未显示出。CSP和倒装芯片(flip-chip)包装的用量上的增加是相同的。预计在2006年达到60亿。相反，在相同十年里BGA的增加预计是最小的，达到只有15亿的总用量。对BGA的预计表明也许这些包装只是一个踏步石，工业将更广泛地接受倒装芯片(flip chip)和芯片规模包装(CSP)，因为它们更好地满足小型化应用的要求。为什么采用芯片规模包装(CSP)？CSP的出现提供裸芯片(bare die)与倒装芯片(flip chip)的性能与小型的优势，具有标准芯片包装的优点。CSP设计成比芯片模(die)面积或周长大
4、 1.21.5 倍的包装。图二说明CSP的两个概念，包括具有1)柔性或刚性内插器和2)圆片级(wafer-level)成型与装配再分布的两种包装。包装达到如下的目的： 为回流焊接装配工艺提供与印刷线路板(PWB)焊盘冶金兼容的锡球和引脚。 重新把芯片模(die)紧密的间距分配成在PWB制造规范之内的间距水平。 由于小尺寸，不允许重大的重新分配；现在的低成本PWB制造限制了该技术的全面采用，特别是高输入输出(I/O)数。 防止芯片模的物理和阿尔发射线(alpha radiation)损坏，提供散热的载体。 使芯片模功能测试容易。 微型BGA的自我对中(Self-Alignment)如图三所示，用
5、输入输出(I/O)的可扩展性和制造的坚固性，CSP可分类成栅格阵列和引脚型(无引脚型)。列出了每个类型的主要优点/缺点。密间距(fine pitch)栅格阵列可接纳更高的引脚数，与BGA类似，它们具有自我对中特性。对BGA，包装贴装要求的放松已经广泛地认为与传统的表面贴装包装比较减少了焊接点的缺陷。影响自我对中的主要因素是熔化的焊锡表面张力，它提供在包装上到焊盘的拉力。反作用力是包装的重量。对PBGA，从共晶锡球产生的拉力大于来自陶瓷BGA(CBGA)的部分熔化焊接点或者传统包装的锡膏熔化的力。因此，PBGA具有更好的自我对中。BGA锡球分布的对称性进一步允许对BGA的X和Y和旋转位移。对于栅
6、格式CSP，熔化的表面张力比BGA小得多，因为它们具有较低的锡球量。这个较小的表面张力，配合CSP较密的间距，可能阻碍自我对中表现，特别对于重的包装。CSP可能要求比50-mil间距的BGA更紧的贴装精度。 栅格CSP显示有自我对中，但是在最好的偏移限制上存在不和谐： 对于46个I/O的栅格CSP，只有25%的偏移是可接受的。可接受的偏移对于PBGA是62%，对于CBGA是50%。Noreika, Surface Mount International(SMI), 1997 另一个研究者报告一个80%的偏移。(Patridge, SMI 1997) 据说在16,100个焊接点中只有两个锡桥，是
7、由于外来材料，没有来自贴装不准确的缺陷。该试验是一个定性研究，其中300个46 I/O的CSP是手放的，回流；然后刻画焊点缺陷(Bauer, et al, SMI 1997)。 在装配有44 I/O的CSP包装的200个装配中，只检查到两个焊接点短路(Hunter, at al, CHIPCON 1998)。 当JPL领导的微型BGA协会装配30个试验载体(每个载体都有四个46 I/O的CSP)时，没有观察到缺陷。 当八个具有160 I/O的CSP有0.2mm的偏移时，没有观察到缺陷。这个是针对0.450.23 mm直径的焊盘布局(IMAPS, 1997, p.256)。 微电子装配的可靠性在
8、包装附着中一个主要的损坏根源是改变系统温度。当系统没有使用时就关闭电源造成更多的循环。以前，电子硬件通常长期地保持有点，其结果是相对少的温度循环，引起对由温度循环影响的焊接点的关注。对焊接点的损坏最通常是由下面因素引起的： 包装与板之间总的温度膨胀系数(CTE, coefficient of thermal expansion)不匹配，引起应力。包装和板也可能在厚度上和表面积上有温度梯度。 在元件与PWB焊锡附着之间的局部的CTE不匹配。 减少元件与PWB的CTE不匹配可减少循环损坏，但是理想的条件决定于元件、PWB和焊锡的温度条件。具有比元件的CTE稍微较高的、CTE经过修整的PWB材料可能
9、是理想的，因为，通常，总的CTE不匹配占上风，有热源芯片模的元件比PWB较热。还有其它方法用来减少对焊接点的损坏。底部充胶(underfill)的应用是一个常见的技术，广泛用于板上芯片的直接附着或者当包装的引脚不牢固时。其它不太传统的方法目的是要在包装内吸收芯片模(die)与板之间的CTE不匹配，或者外部地通过应力吸收机构，减少焊锡连接上的应力。这些方法可能引起它们本身独特的损坏，因为最脆弱的连接现在从焊锡转移到附着系统的其它区域。CSP装配的可靠性表一分类了三个级别包装的装配可靠性。它包括对柔性或刚性内插件(interposer)的包装和圆片级包装(wafer-level)的可靠性试验数据。
10、其失效机制的循环条件方面总结如下。表一、CSP装配可靠性的数据包装类型简图(不按比例) 循环条件总循环数失效/样品I/O数参考(说明)-196160C-65150C-65150C-55125C-55125C5.8周期/小时 130116375010001000无充胶*500600 0/30/460/784/78*0/781/83/8 1881884640 DiStefano, T., Fjelstad, J. (1996, April). Chip-scale packaging meets future design needs. Solid State Technology.Greatho
11、use, S. (Feb. 1997). Chip-scale package solutions-The pros and cons. Proceedings of Second International Conference on Chip-Scale Packaging. CHIPCON 97.*4/78 right after 1,000 cycles in leadLall, P. (May 1998). Assembly level reliability characterization of chip-scale packages. 48th Electronic Compo
12、nent & Technology Conference.*Internal TAB failure.0100C(温度冲击) 2000充胶900*无充胶PWB1.6mm NA220Ianzone, R. (Feb. 1997). Ceramic CSP: A low cost, adptive interconnect, high density technology. Proceedings of Second International Conference on Chip-Scale Packaging, CHIPCON.*Private Communication 温度膨胀系数经过吸收
13、的(CTE-absorbed)CSP表一显示了对于一个CTE不匹配经过释放的包装的温度循环试验结果。该包装使用象IC内部连接一样的TAB(tape-automated-bond)，一个有弹性的内连器和共晶锡球。这个与TAB内连接的弹性关联的有弹性的内连器减少芯片CTE 23 ppm (parts per million)/C与PWBFR-4的CTE 415 ppm/C之间的温度膨胀差别。这种包装已经显示其可靠性和稳固性，无需底部充胶。在表一中的温度循环/冲击是针对FR-4上的链型包装，是从液态氮温度(-196C)到热油(160C)温度范围内进行的。由于焊接点的低应力状态，没有观察到焊接点的疲劳
14、失效机制，失效转移到具有高不匹配应力水平的TAB内连接的脚跟部分。当使用柔软的金引脚时，发现有重要的改善。在-65C150C范围内循环高达2,000次，金质的没有显示失效。与在极度低温与高温下装配暴露有关的温度循环屏蔽试验结果是不现实的，因此，它们的失效机制可能对现场失效(field failure)不具代表性。由于极度高温暴露，一个这种失效是接近玻璃态转化温度(Tg)，或者聚合材料开始变软的温度时， FR-4 的扩孔和变形。如果温度变得接近或超过Tg，那么PWB材料显示严重的损坏。在-65C到150C温度循环范围内，FR-4 电镀通孔(through-hole)发现有大量的内孔爆裂失效。表一也包括来自两个用户的最新结果。失效的循环数比这个包装的供应商提供的少得多。来自英特尔(Intel)1997年底发表的数据也显示这个包装失效的循环数比来自摩托罗拉1998年五月发表的较高。前一个研究者被认为是有一个受控的元件包装供应商，而后者的包装来自不同的品排。极度的CTE不匹配对一个圆片重新分配(wafer-redistributed)包装的装配的温度循环试验结果在表一中显示。在这个包装中，一个薄片金属/聚合物重新分配锡球在芯片上的位置，以保证这些与表面贴装脚印兼容。这个包装类型的高度因为从裸芯片的金属聚合层厚度而增加。这个增加的层通常将不吸收芯片与板之间的C
