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1、7/21/2020,EDA Lab., Tsinghua University,1,芯片功耗与摩尔定律的终结,清华大学计算机系EDA实验室 骆祖莹 博士后合作导师: 洪先龙教授 IEEE FELLOW,7/21/2020,EDA Lab., Tsinghua University,2,报告内容,计算机科学发展与摩尔定律 集成电路功耗的组成与提高趋势 高功耗对集成电路性能与可靠性的影响 供电系统（P/G） 封装与散热装置 可靠性 芯片功耗与摩尔定律的终结 与芯片功耗相关的研究热点,7/21/2020,EDA Lab., Tsinghua University,3,计算机科学发展与摩尔定律,目前计
2、算机科学发展的动力，一部分来自计算机理论的发展，但主要来自集成电路芯片性能的大幅提高。 集成电路芯片性能提高大致符合摩尔定律，即处理器(CPU)的功能和复杂性每年(其后期减慢为18个月)会增加一倍，而成本却成比例地递减。 集成电路生产工艺的提高(0.25/0.18/0.13/0.09um)，缩小了单管的尺寸，提高了芯片的集成度与工作频率，降低了工作电压。,7/21/2020,EDA Lab., Tsinghua University,4,Goal for Intel: 1TIPS by 2010,7/21/2020,EDA Lab., Tsinghua University,6,报告内容,计算
3、机科学发展与摩尔定律 集成电路功耗的组成与提高趋势 高功耗对集成电路性能与可靠性的影响 供电系统（P/G） 封装与散热装置 可靠性 芯片功耗与摩尔定律的终结 与芯片功耗相关的研究热点,7/21/2020,EDA Lab., Tsinghua University,7,CMOS集成电路功耗的组成,与其它工艺比较，CMOS电路以其低功耗，易于集成的优点，在目前硅材料时代得到了最广泛的应用。 芯片功耗包括由CMOS管状态改变所产生的动态功耗与由漏电流引起的静态功耗两部分。 动态功耗由三部分组成：A、电路逻辑操作所引起的状态改变所需功耗；B、P管与N管阈值电压重叠所产生的导通电流所需功耗；C、不同路径
4、的时间延迟不同所产生的竞争冒险所需功耗。 静态功耗也由三部分组成：A、CMOS管亚阈值电压漏电流所需功耗；B、 CMOS管栅级漏电流所需功耗；C、 CMOS管衬底漏电流（BTBT）所需功耗。,7/21/2020,EDA Lab., Tsinghua University,8,静态功耗的三种成因,7/21/2020,EDA Lab., Tsinghua University,9,The Power Crisis from Intel,Leakage Power is catching up with the active power in nano-scaled CMOS circuits.,7
5、/21/2020,EDA Lab., Tsinghua University,10,The Power Crisis from IBM,7/21/2020,EDA Lab., Tsinghua University,11,Leakage power become focus in crisis,7/21/2020,EDA Lab., Tsinghua University,12,CMOS电路功耗的优化方法,由于功耗已影响到CMOS电路设计方法学，所以功耗在电路设计的各个阶段都必须得到优化。从程序汇编到电路综合，再到逻辑级与版图级都是如此。我的研究集中在低层功耗优化，所以从以下两个方面进行阐述。
6、 动态功耗优化：A、时钟屏蔽技术；B、测试功耗优化；C、竞争冒险消除；D、多输入逻辑门的低功耗展开；D、分区供电。 静态功耗优化：A、多阈值多电压布放；B、虚拟供电网络；C、最小漏电流输入向量；D、浮动衬底电压；E、绝缘衬底（SOI）。,7/21/2020,EDA Lab., Tsinghua University,13,报告内容,计算机科学发展与摩尔定律 集成电路功耗的组成与提高趋势 高功耗对集成电路性能与可靠性的影响 供电系统（P/G） 封装与散热装置 可靠性 芯片功耗与摩尔定律的终结 与芯片功耗相关的研究热点,7/21/2020,EDA Lab., Tsinghua University
7、,14,高功耗对供电网络(P/G)的影响,以Intel公司下一代采用90nm工艺的Prescott为例，它的Die面积为112mm2,共集成1.25亿只晶体管，功耗为102W，供电电流为91A，供电电压为1.12V，工作频率为3GHz以上（网上材料汇总）。 在3.4*10-10S的工作周期内,吸91A 电流，则充电速度最小为2.6 *1011A/S，要求P/G网必须占有足够大的布线面积。 为1.25亿只晶体管供电，P/G网必然非常复杂，必须使用顶两层粗网与低两层细网，共占用4层布线资源。 3GHz工作频率要求，在P/G网分析中，必须采用复杂的RLC等效电路模型。,7/21/2020,EDA L
8、ab., Tsinghua University,15,P/G网的拓扑形式级等效模型,7/21/2020,EDA Lab., Tsinghua University,16,高功耗对封装与散热装置的影响,102W的Prescott，标称工作温度为74度。 高功耗对芯片流片的热分析提出了更高更急迫的要求。 高功耗需要导热性更佳的封装材料。 多PAD的P/G网对封装技术提出更高的要求。 风冷散热已勉为其难，再说台式机的CPU风扇噪音，已经影响使用者的工作心情。已有人提出了半导体制冷+液态制冷的复合散热技术。 面对功耗越来越高的计算机（主要是CPU+散热装置），SUN公司的科技人员就戏称，是他们的SP
9、ARC造成了北美大停电。,7/21/2020,EDA Lab., Tsinghua University,17,复杂的CPU散热装置,半导体+风冷的 复合制冷装置,P4-2GHz的风扇,7/21/2020,EDA Lab., Tsinghua University,18,高功耗对芯片可靠性的影响,高功耗导致了高的工作温度。 高的工作温度使各种轻微物理缺陷所造成的故障显现出来，如桥接故障。 高的工作温度使连线电阻变大，使线延时增加，时延故障变得严重起来。 同时温度的提高，使漏电流增加，降低工作电压，使门延时增加，同样使时延故障变得严重起来。同时漏电流增加，还会导致P/G网的失效。,7/21/20
10、20,EDA Lab., Tsinghua University,19,报告内容,计算机科学发展与摩尔定律 集成电路功耗的组成与提高趋势 高功耗对集成电路性能与可靠性的影响 供电系统（P/G） 封装与散热装置 可靠性 芯片功耗与摩尔定律的终结 与芯片功耗相关的研究热点,7/21/2020,EDA Lab., Tsinghua University,20,芯片功耗与摩尔定律的终结,摩尔定律的终结来自多方面，如投资、市场、设计复杂性、材料及工艺，这里主要谈论芯片功耗的作用。 高功耗产生高温度，提高了封装成本，对摩尔定律的成本按比例减低方面，产生终结效应。 高功耗产生高温度，产生了许多新的故障，加大
11、了测试复杂度，提高了测试成本，同样会产生终结效应。 芯片及散热装置的高功耗，对国民经济的能源安全提出了新的要求，这反过来对摩尔定律产生终结效应。 高的芯片功耗产生很多副面影响，而为了保证摩尔定律，就要采用低功耗设计，这又反过来加大设计复杂度，对摩尔定律产生终结效应。,7/21/2020,EDA Lab., Tsinghua University,21,报告内容,计算机科学发展与摩尔定律 集成电路功耗的组成与提高趋势 高功耗对集成电路性能与可靠性的影响 供电系统（P/G） 封装与散热装置 可靠性 芯片功耗与摩尔定律的终结 与芯片功耗相关的研究热点,7/21/2020,EDA Lab., Tsin
12、ghua University,22,与芯片功耗相关的研究热点,漏电流产生的静态功耗估计与优化，对于便携设备尤其重要。 动态功耗方面：芯片的动态调度、门控时钟、测试功耗优化。 电源线/地线网络的设计与优化。 芯片的热分析（国外最热的研究方向）。 高导热封装材料及先进的封装技术。,7/21/2020,EDA Lab., Tsinghua University,23,个人的研究简介,1999-2002，攻读博士学位期间，从事CMOS电路动态功耗估计与优化的研究（在中科院计算所闵应骅研究员的指导下完成）。包括平均与最大动态功耗快速估计、测试功耗优化、最大动态功耗宏模型的建模、和多输入逻辑门的低功耗展
13、开。 2002-今，从事博士后研究工作，具体包括两个部分。一是从事P/G网的分析与优化（指导一名博士，两名硕士）；二是独立开展漏电流静态功耗的估计与优化（指导一名博士）。 共发表32篇学术论文并申请3项中国专利。其中包括2篇SCI文章（中国科学与TCAD），18篇EI文章、2篇ACM文章。 基于“CMOS电路动态功耗估计与优化”，中科院计算所方面已申请到一项863项目。 基于“漏电流静态功耗的估计与优化”，已申请到博士后基金，但申请国家自然科学基金面上项目被拒。 基于“P/G网的分析与优化”，已申请到一项Intel公司资助，并与其它院校联合申请到一项国家自然科学基金重点项目。,7/21/2020,EDA Lab., Tsinghua University,24,Thank you Happy new year,
