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1、第8章 集成触发器,8.1 基本RS触发器 8.2 同步RS触发器 8.3 主从JK触发器 8.4 边沿D触发器,1、掌握基本RS触发器的结构及工作原理； 2、掌握同步RS触发器、JK触发器、D触发器的逻辑 功能、逻辑符号、触发特点、工作波形等内容。,集成触发器,时序逻辑电路与组合逻辑电路并驾齐驱，是数字电路两大重要分支之一。时序逻辑电路的显著特点是：电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路原来的状态有关。因此，时序电路必须含有具有记忆功能的存储器件。,门电路是组合逻辑电路的基本单元，时序逻辑电路的基本单元则是我们本章要重点介绍的触发器。触发器具有记忆功能，可用来保存二进制
2、信息。,触发器是可以记忆1位二值信号的逻辑电路部件。根据逻辑功能的不同，触发器可以分为RS触发器、JK触发器、D触发器等。,什么叫“二值信号” ？,基本RS触发器是任何结构复杂的触发器必须包含的一个最基础的组成单元，它可以由两个与非门或两个或非门交叉连接构成。例如由两个与非门构成的RS触发器：,8.1 基本RS触发器,Q,R,门1,门2,正常情况下，两个输出端子应保持互非状态。,输入端子,触发器的两个稳定状态：,输出端Q=1时，触发器为1态； 输出端Q=0时，触发器处0态。,S,基本RS触发器的 逻辑电路图符号,R S,Q Q,(1)基本RS触发器的工作原理,Q,门1,门2,1,0,0,0,1
3、,1,有0出1,全1出0,1,触发器状态由0变为1，置1功能！,触发器状态不变，仍为置1功能！,归纳：只要基本RS触发器的两个输入端状态不同且输入端S=0处低电平有效态，无论输出现态如何，次态总是为1，因此通常把S称作置1端（置位端）。,触发器现态Qn=0，R=1, S=0,触发器现态Qn=1，R=1, S=0,R,S,(1)基本RS触发器的工作原理,Q,门1,门2,1,1,0,1,0,0,全1出0,有0出1,1,触发器状态不变，保持功能！,触发器状态不变，保持功能！,归纳：当基本RS触发器的两输入端状态相同均为1时，都 处无效状态。输出不会发生改变，继续保持原来的状态。 因此在两个输入端同时
4、为高电平时触发器起保持功能。,1,1,1,全1出0,0,0,有0出1,触发器现态Qn=0，R=1, S=1,触发器现态Qn=1，R=1, S=1,R,S,(1)基本RS触发器的工作原理,Q,门1,门2,0,0,0,1,1,有0出1,触发器的两个互非输出端出现相同的逻辑混乱情况，显然这是触发器正常工作条件下不允许发生的，因此必须加以防范。,归纳：当基本RS触发器的两输入状态相同均为0时，互非输出无法正确选择指令而发生逻辑混乱。我们把两输入同时为0的状态称为禁止态，电路正常工作时不允许此情况发生。,有0出1,触发器现态Qn=0，R=0, S=0,R,S,功能真值表,功能真值表以表格的形式反映了触发
5、器从现态Qn向次态Qn+1转移的规律。,(2)基本RS触发器逻辑功能的描述,触发器的逻辑功能可用真值表、特征方程、状态图、波形图来描述。, 特征方程,(约束条件),由于基本RS触发器不允许输入同时为低电平，所以加一约束条件。,Q n+1 = S + R Q n,通过真值表，可以写出如下的特性方程：,R+S=1,具有时钟脉冲控制端的RS触发器称为同步RS触发器，同步RS触发器的状态变化不仅取决于输入信号的变化，还受时钟脉冲CP的控制。,8.2 同步RS触发器,(1)同步RS触发器的结构组成及工作原理,门1和门2构成基本的RS触发器,门3和门4构成RS引导触发器,R,S,置“0”输入端,置“1”输
6、入端,CP,&,&,门2,门1,&,门3,&,门4,Q,CP端子称为时钟脉冲控制端。,（1）CP=0时无论R、S 何态，触发器均保持原态；,（2）CP=1时触发器输出状态由R和S状态决定。,同步RS触发器逻辑功能表,(2)同步RS触发器逻辑功能的描述, 特征方程,SR=0,(约束条件),同步RS触发器的两个输入端不允许同时为高电平，所以也要加上一个约束条件。, 功能真值表,RS触发器的特性方程中有一个约束条件RS =0，即在工作时，不允许输入信号R、S同时为1。这一约束条件使得RS触发器在使用时，有时感觉不方便。 如何解决这个问题呢？我们注意到，触发器的两个输出端Q、Q在正常工作时是互补的，即
7、一个为1，另一个一定为0。因此，如果把这两个信号通过两根反馈线分别引到输入端，则至少有一个输入端为0，就不怕输入信号同时为1了。这就是主从JK触发器的构成思路。,先来回忆一下同步RS触发器,JK触发器的引入：,8.3 JK触发器,边沿触发的主从型JK触发器是目前功能最完善、使用较灵活和通用性较强的一种触发器。,(1) 电路组成,K,J,CP,Q1,&,&,门6,门5,&,门7,&,门8,&,&,门2,门1,&,门3,&,门4,Q,图示为主从型JK触发器逻辑电路结构图。其中门1门4构成从触发器，输入通过一个非门和CP控制端相连。,门5门8构成主触发器，主触发器直接与CP控制端相连。,从触发器Q端
8、与门7的一个输入相连，Q端和门8的一个输入端相连，构成两条反馈线。,从触发器,主触发器,(2) JK触发器的工作原理,K,J,CP,Q1,&,&,门6,门5,&,门7,&,门8,&,&,门2,门1,&,门3,&,门4,Q,1,J=0、K=1：CP=1时：,1,0,将使主触发器 =0， =1 , 当CP由1变成0时，从触发器接受主触发器的状态，使 =0,(R),(S),Q1,Q n+1,0,1,J=1、K=0：CP=1时：,将使主触发器 =1， =0 ,主触发器置1. 当CP由1变成0时，从触发器跟随主触发器状态亦置1，即 =0,Q1,Q n+1,1,0,(2) JK触发器的工作原理,K,J,C
9、P,Q1,&,&,门6,门5,&,门7,&,门8,&,&,门2,门1,&,门3,&,门4,Q,1,J=0、K=0时：,0,由于门7、门8被封锁，故不论主触发器原为何值均保持不变，从而使从触发器亦保持状态不变，即 =,(R),(S),Q n+1,0,0,J=1、K=1时：,Q n,设触发器原状态 =0，当CP=1时，主触发器被置1； 当CP由1变为0时，从触发器随之被置成1，即：,Q n,Q n+1=1,1,1,(2) JK触发器的工作原理,综上所述：在时钟脉冲CP下降沿到来时（CP由1变为0时），其输出、输入端子之间的对应关系为：,当J0，K1时，无论触发器现态如何，次态Qn+10； 置0功能
10、； 当J1，K0时，无论触发器现态如何，次态Qn+11， 置1功能； J0，K0时，触发器无论现态如何，次态Qn+1Qn， 保持功能； 当J1，K1时，无论触发器现态如何，次态Qn+1 Qn，翻转功能。 结论：JK不同时，输出次态总是随着J的变化而变化；JK均 为0时，输出保持不变；JK均为1时，输出发生翻转。, JK触发器功能真值表,JK触发器逻辑功能的描述,JK触发器逻辑功能的描述,特征方程,JK触发器 电路图符号,此符号表示 边沿触发,加圈表示 下降沿触发,置1,置0,翻转,保持,JK触发器时序波形图,归纳JK触发器的特点： 边沿触发，即CP边沿到来时触发。 具有置0、置1、保持、翻转四
11、种功能。 使用方便灵活，抗干扰能力极强，工作速度很高。,【例8-2】 设主从JK触发器的初始状态为0，已知输入J、K的波形图如图8-11所示，画出输出Q的波形图。,解：在画主从触发器的波形图时，应注意以下两点。（1）触发器的触发翻转发生在时钟脉冲的触发沿（这里是下降沿）。 （2）在CP=1期间，如果输入信号的状态没有改变，判断触发器次态的依据就是时钟脉冲下降沿前一瞬间输入端的状态。,实际应用中大多采用集成JK触发器。常用的集成芯片型号有下降沿触发的双JK触发器74LS112、上升沿触发的双JK触发器CC4027和共用置1、清0端的74LS276四JK触发器 等。74LS112双JK触发器每片芯
12、片包含两个具有复位、置位 端的下降沿触发的JK触发器，通常用于缓冲触发器、计数 器和移位寄存器电路中。 下图所示为其管脚排列图：,(3) 常用集成JK触发器,芯片型号中含有74表示TTL集成芯片。,8.4 边沿D触发器,D触发器的逻辑电路图如下所示：,D,CP,&,门6,RD,SD,&,&,门2,门1,Q,图中门1门4构成钟控RS触发器，门5和门6构成输入信号的导引门，D是输入信号端。直接置0和置1端正常工作时保持高电平。,反馈线,反馈线,D触发器利用电路内部反馈来实现边沿触发。,D触发器逻辑功能的描述, 特征方程,S,R,C1,D,RD,SD,CP,D,Q,Q,D触发器 电路图符号,不加圈表示 上升沿触发,D触发器具有置“1”和置“0”功能，且输出随输入的变化只在时钟脉冲上升沿到来时触发。常用的集成D触发器有双D触发器74LS74、四D触发器74LS75和六D触发器74LS176等。下图所示为74LS74的管脚排列图：,D触发器的功能真值表,归纳D触发器的特点： CP上升沿到来时触发。 具有置0、置1两种功能，且输出跟随输入的变化。 使用方便灵活，抗干扰能力极强，工作速度很高。,
