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1、课程设计任务书学生姓名： 刘险峰 专业班级：电子科学与技术1002班指导教师： 韩屏 工作单位： 信息工程学院 题 目: 序列信号发生器 要求完成的主要任务: 1设计一个有限状态机，用以产生输出序列“1110101101”由左开始。（1）画出状态转换图；（2）使用VHDL语言编程；（3） 使用EPM7128SLC84-15芯片（4） 检测输出序列信号2将所设计的整个系统写入CPLD 器件中，加上需要的外围电路在实验箱上实现整个系统的硬件搭建，并调试出结果。时间安排：1、2012 年 12月 17日集中，作课程设计的任务布置。2、2012 年 12月18日至2012 年 12月21日，进行课程设
2、计，软件编程、 仿真和调试。3、2012 年 12月22日，机房检查仿真结果，验证设计的可行性和正确性。4、2012 年 12月23日，熟悉实验平台和试验箱。5、2012 年 12月24日至2012年 12月26日，进行设计的硬件调试。6、2012 年 12月27日至2012年 12月28日，实验室检查设计成果，现场 演示硬件实物，提交设计说明书及答辩。指导教师签名： 年 月 日系主任（或责任教师）签名： 年 月 日目录摘要IIAbstractIII绪论11EDA的简述21.1EDA技术的概念21.2VHDL语言21.3 Quartus II的概述22.设计指标要求33.序列发生器的设计33.
3、1状态转化图33.2设计方案论证33.2.1方案一33.2.2方案二53.2.3方案三53.3仿真图73.4实物演示结果84.心得体会95 致谢106.参考文献11附录1：12附录2：13附录3：14摘要序列信号是把一组0、1数码按一定规则顺序排列的串行信号，可以做同步信号、地址码、数据等，也可以做控制信号 ，而序列发生器就是产生一系列特定的信号的仪器。本文详细介绍了基于FPGA开发环境Quartus ,用VHDL语言编程实现序列发生器的方法和过程。通过仿真和实验实现了序列发生器产生特定的序列。关键词：序列发生器，FPGA,Quartus,VHDL AbstractSignal sequenc
4、e is a group of 0,1 digital serial signal arranged according to certain rules of order and can do the sync signal, the address code, data, control signals can also be done while the sequencer is to produce a series of specific signaling instruments. This paper describes the methods and processes bas
5、ed FPGA development environment, the Quartus II sequencer, using the VHDL language. Through simulation and experimental realization of a sequence generator to generate a specific sequence.Key words: Sequencer, FPGA,Quartus,VHDL绪论 随着电子工程和计算机科学(EECS)的迅猛发展，数字电路系统的发展也十分迅速。电子器件在最近几十年经历了从小规模集成电路到中、大规模集成电路
6、的发展历程。从简单的可编程器件到高密度可编程器件。设计方法也在从根本上转变。由原来的手工设计发展到现在的电子设计自动化EDA(Electronic Design Automation)技术。EDA技术就是依赖功能强大的计算机。在EDA工具软件平台上以硬件描述语言VHDL(Very High Speed Inte-grated Circuit Hardware Description Language)为系统逻辑捕述手段。自顶而下地逐层完成相应的描述、综合、优化、仿真与验证，直至生成器件。Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以
7、及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、Exe-mplarLogic、Ment
8、orGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添 了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。Altera在Quartus II中包含了许多诸如SignalTap II、Chip Editor和RTL V-iewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Alter
9、a的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。1EDA的简述1.1EDA技术的概念EDA技术是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。 利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。 现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。例如在
10、飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。本文所指的EDA技术，主要针对电子电路设计、PCB设计和IC设计。 1.2VHDL语言VHDL语言：超高速集成电路硬件描述语言（VHSIC Hardware Deseription Languagt，简称VHDL），是IEEE的一项标准设计语言。它源于美国国防部提出的超高速集成电路（Very High Speed Integrated Circuit，简称VHSIC）计划，是ASIC设计和PLD设计的一种主要输入工具。 1.3 Quartus II的概述Quartus II 是Altera公司的综合性PLD/FPG
11、A开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。2.设计指标要求设计一个有限状态机，用以产生输出序列“1110101101”由左开始。（1）画出状态转换图（2）使用VHDL语言编程（3）使用EPM7128SLC84-15
12、芯片3.序列发生器的设计在数字信号的传输和数字系统的测试中，有时需要使用由一组特定的串行数字信号来产生序列信号的电路，这种电路成为序列信号发生器。3.1状态转化图 S2S3 S1S01 1 1 11 0 S9 S4 S7 S8 S6 S5 0 0 1 1 0 1 图3.1.1 状态转化图图3.1.2 序列信号状态转换图3.2设计方案论证3.2.1方案一有限状态机及其设计技术室实用数字系统设计中的重要组成部分，也是实现高效率高可靠逻辑控制的重要途径。实验箱的频率为50MHz,为了能更好的观察实验结果，利用分频器将频率变为1Hz,编写程序调试完毕后进行仿真，由于输入的信号时50MHz而输出的信号是
13、1Hz，数量级相差太大，仿真现象无法观察，现象不明显。分频器程序如下：signal fen:std_logic_vector(24 downto 0);process(clk)beginif(clkevent and clk=1)then fen=fen+1;end if;end process;q1=fen(24);为了产生所要求的序列，先设定好各个状态的值constant s0:std_logic:=1;constant s1:std_logic:=1;constant s2:std_logic:=1;constant s3:std_logic:=0;constant s4:std_log
14、ic:=1;constant s5:std_logic:=0;constant s6:std_logic:=1;constant s7:std_logic:=1;constant s8:std_logic:=0;constant s9:std_logic:=1;当复位端“clr=0”时，将st0的状态赋给当前状态，当“clr=1”时，且时钟的上升沿到来时，将下一个状态的值赋给当前状态。if (clr=0)then p=st0;elsif(q1event and q1=1)thenp=n;这样便可实现序列发生器的功能。3.2.2方案二除了使用有限状态机来产生序列信号，也可以简单的使用if else语句实现功能。首先用分频器分频，然后便可用if else
