VHDL的基本语法培训讲学

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1、VHDL培训教程,欢迎参加VHDL培训,VHDL培训教程,第一讲、VHDL简介及其结构 第二讲、VHDL中的对象、操作符、数据类型 第三讲、VHDL中的控制语句及模块 第四讲、状态机的设计,第一讲、VHDL简介及其结构,通过本课的学习您可以了解以下几点 1、VHDL 的基本概念 2、VHDL的基本结构 3、VHDL的设计初步,VHDL- VHSIC Hardware Decription Language 其中VHSIC- Very High Speed Integrated Circuit 电子设计自动化的关键技术之一是要求用形式化 方法来描述硬件系统。VHDL适应了这种要求。,什么是VHD

2、L,VHDL和Verilog HDL,Verilog HDL： 另一种硬件描述语言，由Verilog 公司开发，1995年成为IEEE标准。 优点：简单、易学易用 缺点：功能不如VHDL强大，仿真工具少 VHDL ： 1987年成为IEEE标准 优点：功能强大、通用性强。 缺点：难学,VHDL的发展历史,起源于八十年代，由美国国防部开发 两个标准: 1、1987年的 IEEE 1076（VHDL87） 2、1993年进行了修正（VHDL93）,VHDL在电子系统设计中的应用,电子系统的设计模块,VHDL在电子系统设计中的应用,电子系统设计的描述等级 1、行为级 2、RTL级（Register

3、transfer level） 3、逻辑门级 4、版图级 用VHDL可以描述以上四个等级,VHDL在电子系统设计中的应用,系统设计的描述等级-制版级,VHDL在电子系统设计中的应用,系统设计的描述等级-逻辑门级,VHDL在电子系统设计中的应用,系统设计的描述等级-RTL级,VHDL在电子系统设计中的应用,系统设计的描述等级-行为级,如何使用VHDL描述硬件实体,library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; entity count is port ( clock,reset: in STD

4、_LOGIC; dataout: out STD_LOGIC_VECTOR (3 downto 0) ); end count; architecture behaviorl of count is signal databuffer: STD_LOGIC_VECTOR (3 downto 0); begin dataout=databuffer; process(clock,reset) begin if (reset=1) then databuffer=0000; elsif (clockevent and clock=1) then if databuffer=1000 then da

5、tabuffer=0000; else databuffer=databuffer+1; end if; end if; end process; end behavioral;,VHDL结构要点,1、ENTITY（实体） 格式： Entity 实体名 IS 类属参数说明 端口说明 End Entity； 其中端口说明格式为： PORT(端口名1，端口名N：方向：类型） 其中方向有: IN , OUT, INOUT, BUFFER, LINKAGE,VHDL结构要点,注意 简单地说 In 不可以出现在= 或 : = 的左边 out不可以出现在= 或 : = 的右边 buffer可以出现在= 或

6、 : = 的两边,In 信号只能被引用,不能被赋值 out 信号只能被赋值,不能被引用 buffer 信号可以被引用,也可以被赋值,VHDL结构要点,例子 (HalfAdd),其内部结构将由Architecture来描述,VHDL结构要点,2、Arcthitecture（构造体） 格式： Arcthitecture 构造体名 of 实体名 is 定义语句 内部信号、常数、元件、数据类型、函数等的定义 begin 并行处理语句和block、process、function、procedure end 构造体名；,VHDL结构要点,例子(HalfAdd),VHDL结构要点,例子 (FullAdd)

7、 （学习如何调用现有模块）,VHDL结构要点,实例(FullAdd)-entity,VHDL结构要点,实例(FullAdd)-architecture,VHDL中的设计单元,除了entity(实体)和architecture(构造体)外还有 另外三个可以独立进行编译的设计单元 Package（包集合）属于库结构的一个层次，存放信号定义、常数定义、数据类型、元件语句、函数定义和过程定义。 Package Body 具有独立对端口(port)的package configuration（配置）描述层与层之间的连接关系以及实体与构造体之间关系。,VHDL中的设计单元,VHDL中的设计单元（可以独立编

8、译）,Library 库的概念,STD库 -VHDL的标准库 IEEE库 - VHDL的标准库的扩展 面向ASIC的库 -不同的工艺 不同公司自定义的库 普通用户自己的库,库： 数据的集合。内含各类包定义、实体、构造体等,Library 库的概念,用户自己的库 当您的VHDL文件被编译后，编译的结果储存在特定的目录下，这个目录的逻辑名称即Library，此目录下的内容亦即是这个Library的内容。,Package 包的概念,Package（包）,VHDL中的结构关系,结构关系,VHDL简介及其结构,本讲结束 下一讲: VHDL中的对象、操作符、数据类型,第二讲、VHDL对象、操作符、数据类型

9、,通过本课的学习您可以了解以下几点 1、VHDL 的基本类型 2、如何在VHDL中定义类型 3、VHDL 的信号定义 4、如何在VHDL中对信号赋值 5、VHDL中的操作符,VHDL对象、操作符、数据类型,对象object 对客观实体的抽象和概括 VHDL中的对象有： 1、Constant（常量）在程序中不可以被赋值 2、Variable（变量）在程序中可以被赋值(用“: =”)，赋值后立即变化为新值。 3、Signal（信号）在程序中可以被赋值(用“=”) ，但不立即更新，当进程挂起后，才开始更新。,VHDL对象、操作符、数据类型,VHDL中的对象使用： variable x，y：integ

10、er；-定义了整数型的变量对象x，y constant Vcc：real；-定义了实数型的常量对象Vcc signal clk，reset：bit；-定义了位类型的信号对象clk，reset,VHDL中的对象使用,注意 1、variable只能定义在process和subprogram（包括function和procedure）中，不可定以在其外部。 2、signal不能定义在process和subprogram（包括function和procedure）中，只可定以在其外部。,VHDL对象、操作符、数据类型,对象的属性 类似于其它面向对象的编程语言如VB、VC、DELPHI 用法格式：对象

11、属性 例 子：clkevent -表明信号clk的event属性 常用的属性： Signal 对象的常用属性有： event ： 返回boolean值，信号发生变化时返回true last_value：返回信号发生此次变化前的值 last_event：返回上一次信号发生变化到现在变化的间隔时间,VHDL对象、操作符、数据类型,Signal 对象的常用属性有：接上页 delayed(时延值): 使信号产生固定时间的延时并返回 stable(时延值): 返回boolean, 信号在规定时间内没有变化返回true transaction: 返回bit类型，信号每发生一次变化，返回值翻转一次,例子：A

12、=Bdelayed(10 ns)； -B延时10ns后赋给A； if（BStable(10 ns)）； -判断B在10ns中是否发生变化,VHDL对象、操作符、数据类型,信号的event和last_value属性经常用来确定信号的边沿,属性应用,例如： 判断clk的上升沿 if （ (clkevent)and (clk=1) and(clklast_value=0)） then 判断clk的下降沿 if （ (clkevent)and (clk=0) and(clklast_value=1)） then,VHDL 的基本类型,1、bit(位)： 0 和1 2、bit-Vector(位矢量)：

13、例如：00110 3、Boolean “ ture”和“false” 4、time 例如：1 us、100 ms，3 s 5、character 例如：a、n、1、 0 6、string 例如：“sdfsd”、”my design” 7、integer 32位例如：1、234、-2134234 8、real 范围-1.0E38+1.0E38 例如：1.0、2.834、3.14、0.0,VHDL 的基本类型,9、natural 自然数 和 positive 正整数 10、senverity level （常和assert语句配合使用） 包含有：note、warning、error、failure

14、 以上十种类型是VHDL中的标准类型，在编程中可以直接使用。使用这十种以外的类型，需要自行定义或指明所引用的Library(库)和Package(包)集合,VHDL 的基本类型,例子一,VHDL 的基本类型和赋值,例子二,VHDL 的基本类型和赋值,例子三,例子中信号Z有两个驱动A和B；Z必须定义为一种新的数据类型，否则Z将无法决定取值，语句视为非法。,VHDL 的基本类型和赋值,例子四,VHDL 的基本类型和赋值,例子五,要点：赋值语句中的方向应和声明中的方向一样,VHDL 的基本类型和赋值,连接操作符-使用 例子 type week is (sun,mon,tue,thu,fri,sat)

15、; type std_logic is (1,0,x,z);,在VHDL中定义自己的类型,整数类integer和实数类real 格式 type 数据类型名 is 数据类型定义 约束范围; 例子 type week is integer range 1 to 7; type current is real range -1E4 to 1E4,在VHDL中定义自己的类型,数组类型array 格式 type 数据类型名 is array 范围 of 元数据类型名 例子 type week is array (1 to 7) of integer; type deweek is array (1 to

16、 7) of week;,在VHDL中定义自己的类型,时间类型time 格式 type 数据类型名 is 范围 units 基本单位; 单位; end units,在VHDL中定义自己的类型,时间类型例子 type time is range -1E18 to 1E18 units us; ms=1000 us; sec=1000 ms; min=60 sec; end units,注意：引用时间时，有的编译器要求量 与单位 之间应有一个空格如：1 ns；不能写为1ns；,在VHDL中定义自己的类型,纪录类型record 格式 type 数据类型名 is record 元素名:数据类型名; 元素名:数据类型名; . end record;,在VHDL中定义自己的类型,纪录类型的例子 type order is record id:integer; date:str