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1、第2章VHDL基本語法,義守大學電機工程學系陳慶瀚pierremail.isu.edu.tw,1.VHDL語言,1.1VHDL的發展,1980年代初：VHSIC（VeryHighSpeedIntegratedCircuit）的計劃以gatelevel的方式描述電路。1982年：VHSIC硬體描述語言(VHSICHardwareDescriptionLanguage），簡稱VHDL。1987年：VHDL成為IEEE標準(IEEE1076)。1988年：美國國防部規定所有官方的ASIC設計均要以VHDL為其硬體描述語言，自此之後VHDL也漸漸成為業界間流通的一種標準。1994：IEEE發表新版VH
2、DLStandard11641996：結合電路合成的程式標準規格，發表IEEE1164.3現在：VHDL已經成為電子設計自動化（EDA）工程的共通語言；未來：透過VHDL，設計電子工業的矽智產（SiliconIP）。,1.2VHDL的優點,1.4VHDL的基本架構,entity晶片名稱isport(宣告輸入和輸出接腳);end晶片名稱;architecture架構名稱of晶片名稱isBegin.VHDL共時(concurrent)指令.end架構名稱;,1.5第一個VHDL範例,1.6Entity：描述I/Oport的規格,語法：ENTITYentity_nameISPORT();ENDent
3、ity_name;,Example:DFlip-Flop,ENTITYdffISPORT(D:INSTD_LOGIC;CK:INSTD_LOGIC;CLR:INSTD_LOGIC;Q:OUTSTD_LOGIC;Qb:OUTSTD_LOGIC);ENDdff;,1.7Entity的特性,1.8Architecture：描述內部電路,一個Entity可存在多個Architecture語法：ARCHITECTUREa_nameOFe_nameIS-signals,variablesdeclarationBEGIN-statementsENDa_name;範例：,ARCHITECTUREbehavio
4、rOFdffISBEGINBEGINGIF(CLR=1)THENQ=0;ELSECKEVENTANDCK=1THENQ=D;ENDIF;ENDbehavior;,1.9Architecture的特性,1.10Concurrentv.s.Sequential,ConcurrentEachstatementexecuteatthesametime(logiccircuits)SequentialStatementsexecuteinseries(programminglanguagesasC,FORTAN),StatementA=B;B=C;assume:A=1,B=2,C=3concurrent
5、resultA=B=C=3sequentialresultA=B=2B=C=3,2.初階VHDL語法,2.1Identifier,2.2EntityDeclaration,2.3ArchitectureDeclaration,2.4DataObject,ConstantconstantRISE_TIME:TIME:=10ns;constantBUS_WIDTH:INTEGER:=8;VariablevariableSTATUS:BIT_VECTOR(10download0);variableSUM:INTEGERrange0to100:=10;variableONE,TWO,THREE:BOO
6、LEAN;SignalsignalCLOCK:BIT;signalDATA_BUS:BIT_VECTOR(0to7);signalINIT:STD_LOGIC_VECTOR(7download0);File,2.5Number,2.6VHDL的STD_LOGIC訊號型態,VHDL中標準邏輯（STD_LOGIC）訊號型式定義是：TypeSTD_LOGICis（X,-ForcingUnknown;浮接不定0,-Forcing0;低電位1,-Forcing1;高電位Z,-HighImpedance;高阻抗W,-WeakUnknown;弱浮接L,-Weak0;弱低電位H,-Weak1;弱高電位-,-Dontcare;不必理會)；,2.7VHDL的邏輯運算子,VHDL的邏輯運算子：notandorxornand,entitynor_vhdlisport(A,B:inSTD_LOGIC;C:outSTD_LOGIC);endnor_vhdl;architectureaofnor_vhdlisbeginC=not(AorB);enda;,結論,
