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1、EDA技术与Verilog HDL语言,第一章 综述,1.1 数字电路CAD技术的发展历史,小规模集成电路（Small Scale Integrated，SSI） 中规模集成电路（Medium Scale Integrated，MSI） 大规模集成电路（Large Scale Integrated，LSI） 超大规模集成电路（Very Large Scale Integrated，VLSI）,电子设计自动化（Electronic Design Automation，EDA）,计算机辅助进行超大规模集成电路的设计和验证。设计者采用EDA工具从小的功能模块开始设计，逐步使用小的功能模块来搭建高层功
2、能模块，直到完成顶层设计。在最后制成芯片之前，设计者还会使用逻辑仿真工具对设计的功能进行验证。,1.2 硬件描述语言的出现,硬件描述语言（Hardware Description Languages，HDL） 在硬件设计领域，设计人员希望使用一种标准的语言来进行硬件设计。在这种情况下，硬件描述语言应运而生，设计者可以使用它对硬件中的并发执行过程建模。 使用最为广泛的两种： Verilog HDL和VHDL Verilog HDL是为了制作数字电路而用来描述ASICs和FPGA的设计之用。Verilog HDL风格与C语言类似， 是由Gateway Design Automation公司于大约1
3、984年开始发展。Gateway 后来被 Cadence 于1990年所购并。现在 Cadence 对于 Gateway 公司的 Verilog 和 Verilog-XL 模拟器拥有全部的财产权。,1.3 典型设计流程,1.3 典型设计流程（续）,编写设计电路的技术指标和功能要求细节，从抽象的角度对电路的功能、接口和总体结构进行描述,使用HDL来编写,行为级描述向RTL级描述，设计者需要对实现电路功能的数据流进行详细描述,采用综合工将的将RTL级描述转换成门级网表。从逻辑门及其相互连接关系的角度来描述电路的结构。,验证代码正确性,综合工具需要保证综合出来的门级网表满足时序、面积以及功耗的要求,
4、1.3 典型设计流程（续）,进行转化后必要的验证和测试,自动布局、布线工具读入综合得到的网表并生成电路的版图,制造最终的成品,检查版图中可能存在的错误，主要通过设计规则检查工具(Design Rule Check, DRC)和版图与原理图一致性比较LVS （Layout Versus Schematic）,按一定工艺完成的物理版图,1.4 硬件描述语言的意义,通过使用HDL，设计者可以在非常抽象的层次上对电路进行描述。设计者可以在RTL级对电路进行描述而不必选择特定的制造工艺，逻辑综合工具能够将设计自动转换为任意一种制造工艺版图。如果出现新的制造工艺，设计者不必对电路进行重新设计，只需将RTL
5、级描述输入逻辑综合工具，综合工具即可生成针对新工艺的门级网表。 通过使用HDL，设计者可以在设计周期的早期对电路的功能进行验证。设计者可以很容易地对RTL描述进行优化和修改，满足电路功能的要求。由于能够在设计初期发现和排除绝大多数设计错误，因此大大降低了在设计后期的门级网表或物理版图上出现错误的可能性，避免了设计过程的反复，显著地缩短了设计周期。 使用HDL进行设计类似于编写计算机程序，带有文字注释的源程序非常便于开发和修改。与门级电路原理图相比，这种设计表达方式能够对电路进行更加简明扼要的描述。,1.5 Verilog简介,Verilog HDL是在1983年由GDA(GateWay Des
6、ign Automation)公司的Phil Moorby所创。Phi Moorby后来成为Verilog-XL的主要设计者和Cadence公司的第一个合伙人。 在19841985年间，Moorby设计出了第一个Verilog-XL的仿真器。 1986年，Moorby提出了用于快速门级仿真的XL算法。 1990年，Cadence公司收购了GDA公司。 1991年，Cadence公司公开发表Verilog语言，成立了OVI(Open Verilog International)组织来负责Verilog HDL语言的发展。 1995年制定了Verilog HDL的IEEE标准，即IEEE1364。
7、,Verilog的主要应用包括：,ASIC和FPGA设计师可用它来编写可综合的代码。描述系统的结构，做高层次的仿真。 验证工程师编写各种层次的测试模块对具体电路设计工程师所设计的模块进行全面细致的验证。 库模型的设计：可以用于描述ASIC和FPGA的基本单元（Cell）部件，也可以描述复杂的宏单元（Macro Cell）。,Verilog HDL的优点,Verilog HDL是一种通用的硬件描述语言，易学易用。由于它的语法与C语言类似，因此对于具有C语言编程经验的设计者来说，很容易学习和掌握。 Verilog HDL允许在同一个电路模型内进行不同抽象层次的描述。设计者可以从开关、门、RTL或者
8、行为等各个层次对电路模型进行定义。设计者只需要学习一种语言就能够使用它来描述电路的激励，进行层次化设计。 绝大多数流行的综合工具都支持Verilog HDL，这是Verilog HDL成为设计者的首选语言的重要原因之一。 所有的制造厂商都提供用于Verilog HDL综合之后的逻辑仿真的元件库，因此使用Verilog HDL进行设计，即可在更广泛的范围内选择委托制造的厂商。 编程语言接口（PLI）是Verilog语言最重要的特性之一，它使得设计者可以通过自己编写C代码来访问Verilog 内部的数据结构。设计者可以使用PLI按照自己的需要来配置Verilog HDL仿真器。,Verilog与V
9、HDL,目前，设计者使用Verilog和VHDL的情况 美国：Verilog: 60%, VHDL: 40% 台湾：Verilog: 50%, VHDL: 50% 两者的区别： VHDL侧重于系统级描述，从而更多的为系统级设计人员所采用 Verilog侧重于电路级描述，从而更多的为电路级设计人员所采用,Verilog HDL与 C语言,虽然Verilog的某些语法与C语言接近，但存在本质上的区别 Verilog是一种硬件语言，最终是为了产生实际的硬件电路或对硬件电路进行仿真 C语言是一种软件语言，是控制硬件来实现某些功能 利用Verilog编程时，要时刻记得Verilog是硬件语言，要时刻将V
10、erilog与硬件电路对应起来 SystemC and SystemVerilog: 面向SOC,1.6 硬件描述语言的发展趋势,目前基于HDL的主流设计方式是RTL级设计。 Verilog HDL本身也在不断地补充和完善，以适应新的设计验证方法。 形式验证和断言检查（formal verification and assertion checking）是最近发展起来的设计验证方法。形式验证使用形式化的数学方法来验证Verilog HDL描述的正确性，并且对RTL描述与综合后得到的门级网表电路行为的等价性进行检查。断言检查允许将检查规嵌入到RTL描述中，以便于对设计中最重要的部分进行检查。 新的面向验证的语言也获得了快速的发展。但是，这些语言并不是Verilog HDL的替代者，其目的仅在于大大缩短验证时间。设计描述仍然需要使用Verilog HDL。 某些超高速、对时序有着严格要求的电路，设计者经常需要直接在RTL描述中嵌入门级描述，以达到优化的效果。如微处理器 系统级设计采用的另一种技术是结合使用自底向上的方法。设计者通过使用现有的Verilog HDL模块、基本功能块或者第三方提供的核心功能块来快速搭建系统，以便进行仿真。这种方法降低了开发费用，缩短了开发周期。,
