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1、 1 第3章组合逻辑电路 组合逻辑电路 电路在任一时刻的输出状态仅由该时刻的输入信号决定 与电路在此信号输入之前的状态无关 2 3 2组合逻辑电路的分析 3 2 1分析方法 分析步骤 1 根据逻辑电路图 写出输出逻辑函数表达式 2 根据逻辑表达式 列出真值表 3 由真值表或表达式分析电路功能 3 例 分析下图所示逻辑电路 P2 A P1 P3 B P1 P4 C P1 真值表 逻辑功能 一致电路 4 3 3组合逻辑电路设计 一般步骤 1 由实际逻辑问题列出真值表 2 由真值表写出逻辑表达式 3 化简 变换输出逻辑表达式 4 画出逻辑图 5 例 试用与非门设计一个三变量表决电路 表决规则为少数服
2、从多数 解 1 列真值表 设 由A B C表示三个输入变量 F表示表决结果 并设A B C为1表示赞成 为0表示反对 F为1表示表决通过 为0表示不通过 6 2 化简 求最简函数表达式 7 3 画出电路图 8 例 设计一个8421BCD码 表示一位十进制数N 监视器 监视8421BCD码的传输情况 当传输的数N 4时 监视器输出为1 否则输出为0 解 用ABCD表示8421BCD码输入 用F表示输出 列出真值表 9 F A B C D A B 10 例设计一个两位二进制数比较器 解设被比较的数分别为A A1A0 B B1B0 比较的结果为 A1A0 B1B0时 输出F1 1 A1A0 B1B0
3、时 输出F2 1 A1A0 B1B0时 输出F3 1 11 12 画卡诺图化简 13 按F1 F2和F3表达式可方便地用门电路实现比较器的逻辑功能 14 3 4组合逻辑电路中的冒险 前面分析组合逻辑电路时 没有考虑门电路的延迟时间对电路的影响 实际上 由于门电路延迟时间的关系 可能会使逻辑电路产生错误输出 通常把这种现象称为竞争冒险 15 产生冒险的原因 以例说明 16 再举一例 产生冒险的原因之一 电路存在由非门产生的互补信号 且互补信号的状态发生变化时有可能出现冒险现象 分析中略去与门和或门的延时 17 消去冒险的方法 1 发现并消去互补变量 2 增加乘积项 18 3 输出端并联电容器 如
4、果逻辑电路在较慢速度下工作 为了消去冒险 可以在输出端并联一电容 其容量在4 20pF之间 该电容和门的输出电阻构成RC低通网络 对窄脉冲起平滑作用 19 3 5可编程逻辑器件和VHDL概述 利用可编程逻辑器件 PLD ProgrammableLogicDevice 来实现电路的设计 硬件描述语言 HDL HardwareDescriptionLanguage 就是可以描述硬件电路的功能 VHDL是应用最为广泛的国际标准电子设计语言 20 3 5 1VHDL基本结构 硬件描述语言的基本格式包括两个要素 输入 输出的定义 即输入 输出说明 对输出如何响应输入的定义 工作原理 对应逻辑符号的描述部
5、分 实体 Entity 对应逻辑关系的说明部分 结构体 Architecture 21 注意 VHDL对大小写不敏感 和 中的内容除外 LibraryIEEE useIEEE std logic 1164 all entityand gateisport a b INBIT y outBIT endand gate architecturerhlofand gateisbeginy aandb endrhl VHDL语言的基本结构 以二输入端与门为例 该文件名为 and gate vhd VHDL硬件描述语言基础 22 3 5 2VHDL中的中间信号 电路模块内部的信号点 不是模块的输入也不是
6、输出 与输入输出端口分开定义 在逻辑功能描述部分定义 仅在一个模块内部有效 23 1ENTITYfig2IS2PORT a b c INBIT 3y OUTBIT ENDfig2 5ARCHITECTUREcktOFfig2IS6SIGNALm BIT 7BEGIN8m aANDb 9y mORc 10ENDckt SIGNAL是关键字 定义m为中间信号 并行赋值语句 24 3 5 3VHDL描述逻辑电路的进程形式 进程语句 PROCESS 是VHDL常用的子结构描述语句 以2输入与非门为例 25 ARCHITECTUREnand2 lOFnand2IS8BEGIN9PROCESS a b 10VARIABLEtmp STD LOGIC VECTOR 1DOWNTO0 11BEGIN12tmp a13CASEtmpIS 结构体描述部分 PROCESS 敏感信号表 敏感信号参数a和b 变量定义语句 定义tmp为新的变量 为变量赋值符号 为并置运算符 条件选择语句 26 14WHEN 00 yyyyy X 19ENDCASE 20ENDPROCESS 21ENDnand2 l 输出状态不定 进程结束语句
