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1、延时的优化 反相器链的延时优化逻辑门的延时优化方法 逻辑功效 本章参考书 JanM Rabaeyetal DigitalIntegratedCircuit ADesignPerspective 2rdEdition AnanthaChandrakasan BorivojeNikolic 2003 Chapters7 中译本 周润德等译 数字集成电路 电路 系统与设计 电子工业出版社 2004 10 第7章 JohnP Uyemura IntroductiontoVLSICircuitsandSystems JohnWiley Sons Inc 2002 Chapters11 中译本 周润德译
2、超大规模集成电路与系统导论 电子工业出版社 2004 1 第8章 延时估算方式 时序分析器或电路模拟器精确但只能告诉我们某个特定电路速度有多快 不能解决如何改进电路使其速度更快等设计者感兴趣的问题简单的模型估计快速估算延时时间发现延时的来源 并找出缩短延时的办法 延时估算 数字电路的性能指标之一是电路的工作频率关键路径 CriticalPath 需要关注其时序细节的路径关键路径受四个主要设计层次的影响体系结构逻辑级电路级版图级 四个优化层次 I 体系结构 最有效的性能调节杠杆要求设计者对实现某种功能的算法和目标工艺都有充分的认识 一个时钟周期包含的门延迟的级数 加法操作的速度 存储器访问速度
3、信号在连线上传输时所需的时间在微结构级权衡设计的因素包括流水线的级数 执行单元的数量 存储器的容量等 四个优化层次 II 逻辑级 需要权衡的因素 模块的类型 行波进位与超前进位加法器的选择 时钟周期内的逻辑门的级数 逻辑门的扇入和扇出从功能到逻辑门和寄存器的转换可以凭借经验 根据实验或逻辑综合来完成没有哪种精巧的逻辑设计可以克服糟糕的微结构设计而造成的影响 四个优化层次 III 电路级选择不同尺寸的晶体管使用其他风格的CMOS逻辑 四个优化层次 IV 版图级好的布局规划 可以手工或者自动完成 决定了对延时起主导作用的互连线的长度对特定的单元进行调节可以减少器件的寄生电容 本部分的内容重点在于介
4、绍如何通过选择逻辑的级数 晶体管的尺寸来对逻辑和电路进行性能优化 本征电容和外部电容 反相器链的延时优化 本征延时与外部延时 1 反相器的本征延时tp0与门的尺寸无关 而只取决于工艺以及版图 2 使S无穷大将达到最大的性能改善 因为消除了任何外部负载的影响 使延时减小到只有本征延时 DeviceSizing forfixedload Self loadingeffect Intrinsiccapacitancesdominate 反相器链的尺寸 有效扇出 输入栅电容与本征输出电容的关系 外部负载电容即为下一级反相器的输入电容 并与尺寸成正比 f为等效扇出 反相器的延时 反相器链 CL IfCL
5、isgiven 如果给定CL Howmanystagesareneededtominimizethedelay 需要多少级逻辑可以使延时最小 Howtosizetheinverters 反相器之间的大小关系怎样 Mayneedsomeadditionalconstraints In Out ApplytoInverterChain tp tp1 tp2 tpN OptimalTaperingforGivenN DelayequationhasN 1unknowns Cgin 2 Cgin NMinimizethedelay findN 1partialderivativesResult Cgi
6、n j 1 Cgin j Cgin j Cgin j 1Sizeofeachstageisthegeometricmeanoftwoneighborseachstagehasthesameeffectivefanout Cout Cin eachstagehasthesamedelay N 1个未知数 Cg 2 Cg N 为了得到最小延时 通过求N 1次偏微分 并都等于0 每个反相器的最优尺寸是与它相临的两个反相器尺寸的几何平均数 优化的延时和门的级数 当Cg1和CL已知时 则存在以下关系 反相器链的最小延时 尺寸系数即等效扇出为 Example CL 8C1 In Out C1 1 f f2
7、 CL C1hastobeevenlydistributedacrossN 3stages OptimumNumberofStages Foragivenload CLandgiveninputcapacitanceCinFindoptimalsizingf Forg 0 N lnF OptimumEffectiveFanoutf Optimumfforgivenprocessdefinedbyg fopt 3 6forg 1 WithSelf Loadingg 1 ImpactofSelf Loadingontp NormalizeddelayfunctionofF BufferDesign
8、 1 1 1 1 8 64 64 64 64 4 2 8 8 16 22 6 Nftp164652818341542 815 3 Cint CL Cint CL C负载 延时的组成部分 NAND延时被分为两个部分寄生延时 ParasiticDelay 参数逻辑门驱动自身扩散电容的延时与负载无关电容 功效延时 EffortDelay 参数与负载电容成正比 逻辑门的延时优化方法 逻辑功效 DelayinaLogicGate 门延时 d h p 功效延时 寄生延时 也称本征延时 工艺归一化延时单位 P是寄生延时 表示门电路在无负载时的延时 由内部寄生电容产生 h是功效延时 与逻辑复杂度及负载有关 引
9、入与工艺无关的延时参数 寄生延时P 门的寄生延时是当这个门驱动零负载时的延时 可以使用RC延时模型来估算 代表该复合门和简单反相器本征延时的比 与门的结构和版图样式有关 22 44 n2n 1 功效延时 h gf logicaleffort effectivefanout Cout Cin logicaleffort 是驱动逻辑门本身晶体管能力的单位化描述 一个门与一个反相器提供的输出电流相同时它所表现出的输入电容比反相器大多少 对反相器来说逻辑功效g 1 effectivefanout 是电努力 electricaleffort 为外部负载电容与输入电容的比值 f Cout Cin 与负载有
10、关 计算LogicalEffort g 1 g 4 3 g 5 3 定义 一个门与一个反相器提供的输出电流相同时它所表现出的输入电容比反相器输入电容的比值 可以通过测量或比较扇出的方法获得 更好的办法是通过评估计算晶体管的宽度 LogicalEffortofGates Fan out f Normalizeddelay d t 1 2 3 4 5 6 7 pINV t pNAND F Fan in g p d g p d g 4 3p 2d 4 3 f 2 g 1p 1d f 1 LogicalEffortofGates d h p gf p f Cout Cin 例子 环形振荡器 一个N级的
11、环形振荡器 不考虑内连线寄生效应 忽略边沿效应 例子 FO4Inverter 评估扇出为4的反相器 FO4Inverter 的延迟 g 1f a g 5 3f b a g 5 3f c b g 1f 5 c F G H 525 9125 9 选择尺寸前无法知道各级的电功效 这时路径功效就更为方便 多级逻辑网络 路径功效PathEffort 多级网络的逻辑功效计算 路径逻辑功效 PathLogicalEffort 路径电功效 PathElectricalEffort 路径功效 PathEffort 多级逻辑网络 路径功效PathEffort 多级网络的逻辑功效计算 路径逻辑功效 PathLogi
12、calEffort 路径电功效 PathElectricalEffort 路径功效 PathEffort 是否可以写成H GF 具有分支的路径 考虑如下的路径分支 分支功效 BranchingEffort 引入路径分支功效来表示路径的分支的延迟 某一级看到的总电容与该路径上的电容的比值 再来计算路径功效 每一级都具有相同的功效延时 设计高速的电路 对于电路来说所谓最高的速度就是对于相同的负载每一级的功效最小 因此N级的最小延时为 逻辑功效注意 寻找可能的最小的延时 电路模拟的方法中 路径延迟取决于晶体管的尺寸 所以仿真不能确定所设计的电路是否符合最小的延时 因此模型计算 门电路的晶体管尺寸 最
13、佳的延迟所需的晶体管宽度 从后向前推算 在能够驱动输出电容的前提下 计算每个逻辑门的输入电容 验证输入电容满足电容变化公式的要求 并设计出符合的电路尺寸 判定尺寸 y 45 5 3 5 15x 15 2 5 3 5 10 Summary Sutherland SproullHarris MethodofLogicalEffort 计算路径功效 H GBF评估最佳逻辑门级数 N log4H寻找N级逻辑路径评估最短延时 D NH1 N P判定最佳级功效 h H1 N判定晶体管尺寸 Cin Cout g fReference Sutherland Sproull Harris LogicalEffort Morgan Kaufmann1999
