《B3G系统关键技术的FPGA设计与实现同步、OFDM解调》由会员分享，可在线阅读，更多相关《B3G系统关键技术的FPGA设计与实现同步、OFDM解调（148页珍藏版）》请在金锄头文库上搜索。
1、摘要近年来，随着人们对高速数据传输和多媒体业务需求的不断增长，多入多出(MIMO)和正交频分复用(OFDM)技术已成为无线移动通信领域的研究热点。由于能够显著改善频谱效率、提高数据传输速率和系统容量，MIMOOFDM技术被广泛认为是后三代移动通信系统(B3G)的关键技术。然而，OFDM对频率偏移非常敏感，因此同步技术也成为B3G系统的关键技术之一，备受关注。在国家“863”FUTURE计划中，电子科技大学负责B3G TDD方式下OFDM下行链路的设计，其硬件实现主要是基于现场可编程门阵yIJ(FPGA)进行开发。该链路由数字基带发送板、多天线发送板、多天线接收板、信道估计与MIMO扳和数字基带
2、接收板构成。本文负责多天线接收板的开发工作，即针对同步、OFDM解调进行FPGA设计、编程实现、仿真测试和电路验证，最终实现B3G TDD下行链路的联通，使系统性能符合设计要求。前两章概述了本文的研究背景、课题来源，并简单介绍了在本文FPGA设计中用到的开发工具、仿真软件、测试软件和所选器件等。主要器件为Xilinx公司的XC2VP70芯片和AD公司的模数转换器AD6644。第三章详细介绍了B3GTDD下行链路中同步技术和OFDM解调的算法原理，并从硬件实现的角度对其进行了一定的改进。第四章首先简介全链路的总体硬件实现方案，然后对同步、OFDM解调部分各功能模块的FPGA设计进行详细阐述，给出
3、各模块的实现结构框图和仿真波形图。主要包括时间同步模块、频率粗同步模块、频率精同步模块、定时恢复模块、尾帧检测模块、AGCAFC辅助模块、OFDM解调模块和Rocket IO接口模块等。第五章基于多天线接收板对FPGA设计进行了电路验证，通过ChipScope软件观测芯片内的状态转换、数据处理等信息，证明了设计的正确性。同时，对资源占用情况和系统运行速度进行了小结。最后，第六章对全文进行了概括性总结，明确了下一步有待进行的工作和未来的一些研究方向。关键词：B3G，FPGA，OFDM解调，时间同步，频率同步AbstractAbstractRecently,the need of high-spe
4、ed data transmission and multimedia services makeMultiple-Input MultipleOutput(MIMO)technique and Orthogonal Frequency DivisionMultiplexing(OFDM)become hotspot in the field of wireless mobile communicationMIMOOFDM has been regarded as the key technology ofB3G communication systembecause it can impro
5、ve system capacity and spectrum efficiencyHowever,OFDM isvery sensitive to台equency offsetThen synchronization is significant to B3G systemDuring the National863”FUTURE Project，UESTC is in charge ofthe B3G TDDdownlink that bases on FPGAThe downlink consists of five boards which areresponsible for dig
6、italbaseband transmitting，multiantenna transmitting，multiantennareceiving，channel estimation and dJ罾talbaseband receiving respectivelyThis paper is responsible for multiantenna receiving board and has finished theFPGA design of synchronization and OFDM demodulationSimulation and testingresults have
7、proved the performance ofB3G downlinkChapter one and chapter two introduced the background of this dissertation，development software and the character of devices summarily,such as Xilinx XC2VP70chip and AD6644Chapter three described the algorithm of synchronization and OFDM demodulationand improved
8、the method based on hardware realizationAfter introduction of the whole FPGA design of B3G downlink，chapter fourschemed out every function module such as time synchronization，frequencysynchronization，timing recovery,last frame detect，OFDM demodulation and RocketIO interface etcLots of structure sche
9、mes and simulation waves were presentedChapter five proved the validity of FPGA design based on ChipScope and circuittesting and analysed the resource and running speedFinally,in chapter six，we summarized and concluded the whole dissertationFurther research issues and possible research directions we
10、re pointed outKeywords：B3G FPGA，OFDM demodulation，time synchronization，fiequencysynchronizationII图形列表图形列表图2-1 ChipScope工作原理6图2-2 VirtexII Pro系列产品结构示意图8图2-3 AD6644内部结构框图9图3-1 插入循环前缀的OFDM符号一11图3-2 OFDM系统框图12图3-3 B3GTDD下行链路的系统帧结构17图3-4 B3G TDD下行链路的基本框架18图3-5 同步时隙结构图18图3-6 下行同步码结构图19图37 时间同步的算法流程20图3-8
11、OFDM系统基本模型框图24图4-1 B3G TDD下行链路的硬件系统架构框图27图4-2 多天线接收板的设计框图28图4-3 多天线接收板的算法流程一29图44 同步模块的FPGA设计框图29图45 时间同步模块的结构框图 30图4-6 适应门限的结构框图31图47 时问同步模块仿真波形图32图4，8 频率粗同步模块的结构框图 33图4-9 粗频偏估计子模块的结构框图33图410粗频偏估计子模块仿真波形图 . . . . . . .4图4-11 粗频偏补偿模块的结构框图34VI图形列表CORDIC V30 IP核的结构框图36CORDICV30IP核的时序波形图37频率精同步模块的结构框图一
12、38定时恢复模块的结构框图39定时恢复模块的仿真波形图39常见DPLL的结构框图40累加型DCO的结构框图41相位比较器和SAR的简化结构框图41DPLL的仿真波形图42同步信号的格式说明42PowerPC与接口关系图43同步与OFDM解调芯片间数据传送格式44OFDM解调模块的FPGA设计框图45FFT核外部引脚图46插入序号模块的结构框图48插入序号后OFDM符号格式49插入序号模块的仿真波形图49Rocket IO内部结构框图50Rocket IO接口结构框图52RocketIO接口仿真波形图53测试单路ADC接口模块接收正弦波55测试多路ADC接口模块接收正弦波55测试ADC接口模块接
13、收实际数据 56测试时问同步及尾帧检测模块5623456789O1234567B)0化邶州似蛳伽榔伽蚴蚴!蚴似秘秘埘螂蚴纠。：粥舛图图图形列表图55图5-6图57图58图5-9图510图5-11图512测试插入序号模块全局图测试插入序号模块局部图测试Rocket IO接口模块发送计数器数据全局图测试Rocket IO接口模块发送计数器数据局部图多天线接收板测试方案线性信道估计后单数据符号的星座图，B3G TDD下行链路联调测试方案OFDM解调后数据的星座图V1II卯弱船妇盯|二二表格列表表格列表表3-1 B3G TDD下行链路的基本指标表3-2 B3G TDD下行链路的设计指标表3-3 B3G TDD下行链路的系统参数表34 子载波映射表表41表42表43表44表45相关运算查找表CORDIC V3 0
