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1、第一章 QuartusII的安装和使用一QuartusII的简单介绍：QuartusII是Altera公司推出的CPLD/FPGA开发工具，QuartusII提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体文件；芯片（电路）平面布局连线编辑；LogicLock增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块；功能强大的逻辑综合工具；完备的电路功能仿真与时序逻辑仿真工具；定时/时序分析与关键路径延时分析；可使用SignalTapII
2、逻辑分析工具进行嵌入式的逻辑分析；支持软件源文件的添加和创建，并将它们起来生成编程文件；使用组合编译方式可一次完成整体设计流程；自动定位编译错误；高效的期间编程与验证工具；可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件；能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。二QuartusII6.0的安装：QuartusII的版本从2.0到7.0，功能逐渐强大，现依QuartusII6.0为例介绍一下安装过程 1启动QuartusII6.0的安装光盘，自动播放弹出如下安装界面：2点 进入安装出现如下界面；3 .点Next，进入下一步安装，只选重Quart
3、usII6.0项，点Next4 出现如下界面，点第一项，点Next，进入下一步；5填写好用户名和公司名之后，（可以随便填写）点Next6.点Next，进入如下界面，你可以更改选择软件的安装目录，之后进入安装7 进入如下界面，qdesign60文件夹的安装目录会随前一步选择的安装目录变动。这里选择默认，点Next，进入下一步；8 选择complete项，点Next，进入下一步；9 按照提示，点Next，进入下一步，直到安装结束10.安装Quartus6.0，把6.0破解目录下的sys_cpt.dll文件复盖安装目录alteraquartus6.0bin之下；运行cmd命令，在Ms-DOS下键入i
4、pconfig/all；之后读取PhysicalAddress，如00-16-76-84-1-AA-43,即00167684AA43；用00167684AA43代替license.txt中的“HOSTID=”后面的数据，并将后缀名改为.dat打开Quartus6.0，进入ToolsLicenseSetup，指定license.dat文件的路径，路径不允许出现中文！至此，QuartusII6.0安装已经完成。二QuartusII设计流程： 双击桌面上的图标，进入QuartusII6.0的开发环境QuartusII设计流程包括：1.建立工程并设计输入：设计输入主要是完成期间的硬件描述，包括文本编辑
5、器、块与符号编辑器、MegaWizard插件管理器、约束编辑器和布局编辑器等工具；2.分析综合，适配，布局连线的全局编译：包括分析和综合器辅助工具和RTL查看器等工具，将设计综合后的网表文件映射到实体器件的过程，包括Fitter工具、约束编辑器、布局图编辑器、芯片编辑器和增量布局连线工具；3.仿真：QuartusII提供了功能仿真和时序仿真两种工具；4.管脚自动或者手动分配。5.器件编程模式配置及下载调试：包括四种编程模式，即被动串行模式、JTAG模式、主动串行模式和插座编程模式。以VHDL图形输入为例，下面看一下开发过程一.首先通过工程向导建立一个工程；1.点FileNew project
6、wizard创建一个新工程2进入向导界面，点Next3选择工程保存路径，创建工程和实体名，（默认工程和实体名一致）创建实体名创建工程名选择工程保存路径4点Next进入，下一步根据硬件选择你所用芯片家族和型号，如这里选择Cylone家族的EP1C12Q24C08,点Next,直到Finish建立工程完后，会看到在开发窗口左上角看到你选择的芯片型号和实体名设计输入：常用的设计输入有： 电路图输入（图像）和文本输入（vhdl语言）（1）下面分别以一个四输入与门电路图输入方式为例，看一下开发过程1点Filenew出现下面对话框，选Device Design Files 按钮下的Block Diagra
7、m/Schematic File输入图像文件，点OK2这时候生成了一个图形编辑文件，你可以点FileSave as按扭，保存为实体名.bdf，（文件名与实体名必须一致，否则编译出错）现在你可以在刚刚新建的图像编辑窗中编辑数字原理图就可以了，3在图像编辑窗中鼠标左键双击或者点按钮，直接在Name栏输入and4或者打开Library库前面加号，找到logic下的and4，点OK就可以放置这个元件了。 放置下这个元件后，鼠标仍处于放置元件的状态，点右键Cancel取消放置同上放置输入输出引脚，在name兰输入分别input和output放置四个输入一个输出，并双击放置的输入输出可以改变管脚名称，点用
8、导线按住鼠标作左键拖出连接即可。如图4画好原理图之后点保存按钮即可（2）下面分别以一个四输入与非门文本输入方式为例1新建VHDL语言输入文件，点FileNewVhdl File建立新的文本输入文件，并且保存为name.vhd（文件名字可以任意）（注意图像编辑方式保存名字代表着实体名字，因此必须与实体名一致；而文本编辑方式，建立的工程时候的实体名必须与语言描述的实体名一致，但文本输入方式可以保存为任意文件名；应注意区别）2在文本编辑区，填写如下代码：Library IEEE;用到的库；Use IEEE.std_logic_1164.all;用到库下的标准1164包集；Entity entity_
9、name is定义实体结构，实体名必须与建立工程时候实体名一致；port(in1,in2,in3,in4:IN std_logic;实体端口定义 out1:out std_logic);end Entity;结束实体定义Architecture behavior OF entity_name is 结构体定义beginout1=in1 and in2 and in3 and in4;完成四输入与门end behavior;3保存即可注意：1.两种输入方式且对应相同的实体名情况下，最好建立两个工程，两个工程可以保存在同一个目录下，这样生成的WORK库可以被两个工程调用2.如果要在同一个工程两中输
10、入方式且对应相同的实体名，要把其中一个设置 为顶层文件后才可以编译，方法为中 下的entity_name.vhd选中后，点右键，目的是让两个不在一个层上编译，否则编译出错二全局编译；1.点快捷菜单栏的或者按快捷键”ctrl+k”进行全局编译，如果发现全局编译没有通过，说明有错误，看看是否是连线错误，纠错后再次编译直到全局编译通过2.此时会弹出对话框说Full Compilation was successful 点确定三仿真仿真包括功能仿真和时序仿真。（当你对自己设计的电路相当确定时，可以免去仿真的步骤）功能仿真不考虑线路之间信号的传输延迟，当仅考察电路完成的功能是否正确时用功能仿真。而时序仿
11、真要考虑信号延迟，比较接近实际一些，当看电路实际能否完成要求时用时序仿真。下面分别看一下功能仿真；1 首先点击菜单兰的下的弹出下面对话框：2 选择按钮，把simulation栏的下拉菜单中选择Functional表示功能仿真（默认为时序仿真，所以时序仿真可以省略这一步骤）3 选择菜单栏下的（功能仿真需要产生仿真网络列表，没这步仿真时会提示错误；时序仿真不需要此步骤）4新建仿真文件 选择FileNewOthers FilesVector Waveform File 点OK出现如下图 5添加仿真信号，在编辑区找到Name栏，在Name栏下空白出双击弹出如下对话框点Node Finder出现添加仿真
12、信号，在Filter栏选择Pin:unsigned 点List看到列出的你定义的输入输出引脚，选中所有引脚之后点添加到Selected nodes栏，点OK回到insert Node or Bus 菜单，点OK就把信号源加过来了，如图6添加激励仿真信号前，选择Edit菜单下的End Time，可以调整仿真时间，一般设置为us或ms，如图：7添加激励信号：在所要加的信号上用鼠标拖黑，然后点就可以了，至此存盘，就可以功能仿真了，如图8点快捷菜单栏的进行仿真，如图：（注：1。如果你看不到仿真结果，有可能是观察窗太，你可以点后鼠标右键缩小即可2要仔细观察结果时候可以点全屏模式按钮）下面是时序仿真1真由
13、于前面进行了功能仿真，所以要把首先点击菜单兰的 按钮，下拉菜单中选择为表示Timing仿真；2利用原来建立的仿真文件，直接点就是时序仿真了，结果如下图仔细观察一下两次仿真，会发现略有不同。四自动和手动分配管脚在全局编译完之后就可以分配引脚了，并且QuartusII比早先的Maxplus要强大的多，分配完引脚不用再进行全局编译。自动分配管脚：1选择菜单栏的ProcessingStartStart I/O Assignment Analysis就进行了自动分配引脚。2查看自动分配的引脚：执行Assignment出现如下对话框：默认状态下，点OK就可以了。3.回到原理图上可以看到分配的引脚如图：选择
14、AssignmentAssignment Editor，也可以看到自动分配的管脚状况，你要不满意也可以手动修改。手动分配管脚： 1选择菜单栏的AssignmentAssignment Editor出现如下界面：2选择管脚分配窗口(Assignment Editor)右上角的CategoryPin双击各个管脚对应的Location就可以进行分配了，可以看到分配完每一个引脚后，编译区会自动把引脚信息添加进编译区，不需要重新全局编译，如下图：五器件编程模式配置及下载调试1点快捷菜单上按钮，出现如图界面2点编程器左上脚的按钮，进行下载配置3点按钮，选择并口下载方式，点OK就添加进去下载方式了，回到上面Hard Setup界面点Close关闭4选中编程配置，把下载线一头与计算机并口相连，另一头与10针的JTAG下载口相连，点按钮就可以下载了。
