MAXPLUS原理图输入方法

《MAXPLUS原理图输入方法》由会员分享，可在线阅读，更多相关《MAXPLUS原理图输入方法（71页珍藏版）》请在金锄头文库上搜索。

1、EDA技术实用教程 第4章原理图输入设计方法 4 11位全加器设计向导 4 1 1基本设计步骤 步骤1 为本项工程设计建立文件夹 注意 文件夹名不能用中文 且不可带空格 为设计全加器新建一个文件夹作工作库 文件夹名取为My prjct注意 不可用中文 步骤2 输入设计项目和存盘 图4 1进入MAX plusII 建立一个新的设计文件 使用原理图输入方法设计 必须选择打开原理图编辑器 新建一个设计文件 图4 2元件输入对话框 首先在这里用鼠标右键产生此窗 并选择 EnterSymbol 输入一个元件 然后用鼠标双击这基本硬件库 这是基本硬件库中的各种逻辑元件 也可在这里输入元件名 如2输入与门A

2、ND2 输出引脚 OUTPUT 图4 3将所需元件全部调入原理图编辑窗 连接好的原理图 输出引脚 OUTPUT 输入引脚 INPUT 将他们连接成半加器 图4 4连接好原理图并存盘 首先点击这里 文件名取为 h adder gdf 注意 要存在自己建立的文件夹中 步骤3 将设计项目设置成工程文件 PROJECT 图4 5将当前设计文件设置成工程文件 首先点击这里 然后选择此项 将当前的原理图设计文件设置成工程 最后注意此路径指向的改变 注意 此路径指向当前的工程 步骤4 选择目标器件并编译 图4 6选择最后实现本项设计的目标器件 首先选择这里 器件系列选择窗 选择ACEX1K系列 根据实验板上

3、的目标器件型号选择 如选EP1K30 注意 首先消去这里的勾 以便使所有速度级别的器件都能显示出来 图4 7对工程文件进行编译 综合和适配等操作 选择编译器 编译窗 消去Quartus适配操作 选择此项 消去这里的勾 完成编译 步骤5 时序仿真 1 建立波形文件 首先选择此项 为仿真测试新建一个文件 选择波形编辑器文件 2 输入信号节点 图4 8从SNF文件中输入设计文件的信号节点 从SNF文件中输入设计文件的信号节点 点击 LIST SNF文件中的信号节点 图4 9列出并选择需要观察的信号节点 用此键选择左窗中需要的信号进入右窗 最后点击 OK 图4 9列出并选择需要观察的信号节点 3 设置

4、波形参量 图4 10在Options菜单中消去网格对齐SnaptoGrid的选择 消去对勾 消去这里的勾 以便方便设置输入电平 4 设定仿真时间 图4 11设定仿真时间 选择ENDTIME调整仿真时间区域 选择60微秒比较合适 5 加上输入信号 图4 12为输入信号设定必要的测试电平或数据 6 波形文件存盘 图4 13保存仿真波形文件 用此键改变仿真区域坐标到合适位置 点击 1 使拖黑的电平为高电平 7 运行仿真器 图4 14运行仿真器 选择仿真器 运行仿真器 8 观察分析半加器仿真波形 图4 15半加器h adder gdf的仿真波形 9 为了精确测量半加器输入与输出波形间的延时量 可打开时

5、序分析器 图4 16打开延时时序分析窗 选择时序分析器 输入输出时间延迟 10 包装元件入库 选择菜单 File Open 在 Open 对话框中选择原理图编辑文件选项 GraphicEditorFiles 然后选择h adder gdf 重新打开半加器设计文件 然后选择如图4 5中 File 菜单的 CreateDefaultSymbol 项 将当前文件变成了一个包装好的单一元件 Symbol 并被放置在工程路径指定的目录中以备后用 步骤6 引脚锁定 可选择键8作为半加器的输入 a 选择实验电路结构图6 选择键8作为半加器的输入 b 可选择发光管8作为半加器的进位输出 co 可选择发光管8作

6、为半加器的和输出 so 选择实验板上插有的目标器件 目标器件引脚名和引脚号对照表 键8的引脚名 键8的引脚名对应的引脚号 引脚对应情况实验板位置半加器信号通用目标器件引脚名目标器件EP1K30TC144引脚号1 键8 aPIO13272 键7bPIO12263 发光管8coPIO23394 发光管7soPIO2238 步骤6 引脚锁定 选择引脚锁定选项 引脚窗 此处输入信号名 此处输入引脚名 按键 ADD 即可 注意引脚属性错误引脚名将无正确属性 再编译一次 将引脚信息进去 选择编程器 准备将设计好的半加器文件下载到目器件中去 编程窗 步骤7 编程下载 1 下载方式设定 图4 18设置编程下载

7、方式 在编程窗打开的情况下选择下载方式设置 选择此项下载方式 步骤7 编程下载 1 下载方式设定 图4 18设置编程下载方式 2 下载 图4 19向EF1K30下载配置文件 下载 配置 成功 若键8 7为高电平 进位 co 为 1 和 so 为 0 选择电路模式为 6 模式选择键 步骤8 设计顶层文件 1 仿照前面的 步骤2 打开一个新的原理图编辑窗口 图4 20在顶层编辑窗中调出已设计好的半加器元件 2 完成全加器原理图设计 并以文件名f adder gdf存在同一目录中 3 将当前文件设置成Project 并选择目标器件为EPF10K10LC84 4 4 编译此顶层文件f adder gd

8、f 然后建立波形仿真文件 图4 21在顶层编辑窗中设计好全加器 5 对应f adder gdf的波形仿真文件 参考图中输入信号cin bin和ain输入信号电平的设置 启动仿真器Simulator 观察输出波形的情况 6 锁定引脚 编译并编程下载 硬件实测此全加器的逻辑功能 图4 221位全加器的时序仿真波形 4 1 2设计流程归纳 图4 23MAX plusII一般设计流程 4 1 3补充说明 1 编译窗口的各功能项目块含义 CompilerNetlistExtractor DatabaseBuilder LogicSynthesizer Partitioner TimingSNFExtra

9、ctor Fitter Assembler 2 查看适配报告 4 22位十进制数字频率计设计 4 2 1设计有时钟使能的两位十进制计数器 1 设计电路原理图 图4 24用74390设计一个有时钟使能的两位十进制计数器 2 计数器电路实现 图4 25调出元件74390 图4 26从Help中了解74390的详细功能 3 波形仿真 图4 27两位十进制计数器工作波形 4 2 2频率计主结构电路设计 图4 28两位十进制频率计顶层设计原理图文件 图4 29两位十进制频率计测频仿真波形 4 2 3测频时序控制电路设计 图4 30测频时序控制电路 图4 31测频时序控制电路工作波形 4 2 4频率计顶层

10、电路设计 图4 32频率计顶层电路原理图 文件 ft top gdf 图4 33频率计工作时序波形 4 2 5设计项目的其他信息和资源配置 1 了解设计项目的结构层次 图4 34频率计ft top项目的设计层次 2 了解器件资源分配情况 图4 35适配报告中的部分内容 图4 36芯片资源编辑窗 3 了解设计项目速度 延时特性 图4 37寄存器时钟特性窗 图4 38信号延时矩阵表 4 资源编辑 5 引脚锁定 图4 39DeviceView窗 LCs手工分配 图4 40适配器设置 图4 41手工分配LCs 4 3参数可设置LPM兆功能块 4 3 1基于LPM COUNTER的数控分频器设计 图4

11、42数控分频器电路原理图 当d 3 0 12 即16进制数 C 时的工作波形 图4 43数控分频器工作波形 4 3 2基于LPM ROM的4位乘法器设计 图4 44用LPM ROM设计的4位乘法器原理图 1 用文本编辑器编辑mif文件 图4 46LPM ROM构成的乘法器仿真波形 图4 45LPM ROM参数设置窗口 2 用初始化存储器编辑窗口编辑mif文件 图4 47在InitializeMemory窗口中编辑乘法表地址 数据 4 4波形输入设计方法 图4 48待设计电路的预设输入输出波形 图4 49打开wdf波形文件编辑器 图4 50输入待设计电路的信号名 图4 51输入信号名及其端口属性

12、 图4 52输出时序信号设置 实验 实验4 1原理图输入设计8位全加器 1 实验目的 熟悉利用MAX plus 的原理图输入方法设计简单组合电路 掌握层次化设计的方法 并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程 学会对实验板上的FPGA CPLD进行编程下载 硬件验证自己的设计项目 2 原理说明 一个8位全加器可以由8个1位全加器构成 加法器间的进位可以串行方式实现 即将低位加法器的进位输出cout与机临的高位加法器的最低进位输入信号cin相接 而一个1位全加器可以按照本章第一节介绍的方法来完成 实验4 1原理图输入设计8位全加器 3 实验内容1 完全按照本章第1节

13、介绍的方法与流程 完成半加器和全加器的设计 包括原理图输入 编译 综合 适配 仿真 实验板上的硬件测试 并将此全加器电路设置成一个硬件符号入库 建议实验电路选择附图1 7 键1 2 3 PIO0 1 2 分别接ain bin cin 发光管D2 D1 PIO9 8 分别接sum和cout 4 实验内容2 建立一个更高的原理图设计层次 利用以上获得的1位全加器构成8位全加器 并完成编译 综合 适配 仿真和硬件测试 建议实验电路选择附图1 3 键2 键1输入8位加数 键4 键3输入8位被加数 数码6 5显示加和 D8显示进位cout 实验4 1原理图输入设计8位全加器 5 思考题 为了提高加法器的

14、速度 如何改进以上设计的进位方式 6 实验报告 详细叙述8位加法器的设计流程 给出各层次的原理图及其对应的仿真波形图 给出加法器的延时情况 最后给出硬件测试流程和结果 实验4 2用原理图输入法设计8位十进制频率计 1 实验目的 熟悉原理图输入法中74系列等宏功能元件的使用方法 掌握更复杂的原理图层次化设计技术和数字系统设计方法 完成8位十进制频率机的设计 学会利用实验系统上的FPGA CPLD验证较复杂设计项目的方法 2 原理说明 利用第2节介绍的2位计数器模块连接它们的计数进位 用4个计数模块就能完成一个8位有时钟使能的计数器 对于测频控制器的控制信号 在仿真过程中应该注意它们可能的毛刺现象

15、 最后按照第2节中的设计流程和方法即可完成全部设计 实验4 1原理图输入设计8位全加器 3 实验内容1 首先按照本章第2节介绍的方法与流程 完成2位频率计的设计 包括原理图输入 编译 综合 仿真 硬件测试等 然后进行硬件测试 建议实验电路选择附图1 2 数码2和1显示输出频率值 待测频率F IN接clock0 测频控制时钟CLK接clock2 若选择clock2 8Hz 门控信号CNT EN的脉宽恰好为1秒 4 实验内容2 建立一个新的原理图设计层次 在完成实验内容1的基础上将其扩展为8位频率计 仿真测试该频率计待测信号的最高频率 并与实测的结果进行比较 实验4 1原理图输入设计8位全加器 5

16、 思考题 为了产生测频控制信号 还有什么其他更简单的电路可以获得图4 31的波形 提示CNT EN的反向信号可看作LOCK信号 6 实验附加题1 完成习题4 10和习题4 14的设计和硬件实验验证 7 实验附加题2 分析图4 53的工作原理 各元件模块的功能以及各端口信号的功能 用原理图输入方式完成该图所示电路的设计 时序仿真和硬件实验验证 并说明图4 53的电路功能 给出其仿真波形和硬件测试方法 8 实验报告 详细给出各层次的原理图 工作原理 电路的仿真波形图和波形分析 详述硬件实验过程和实验结果 选择电路模式1 输入被加数高4位 A7 A46 0110 输入被加数低4位 A3 A04 0100 输入加数高4位 B7 B48 1000 输入加数低4位 B3 B04 0100 和高位输出E 1110 和低位输出8 1000 A5 5A 1 最低进位 100 16进制 溢出进位 输入最低进位位 实验4 3LPM模块使用 图4 53实验4 2电路原理图 1 实验目的 掌握LPM模块的参数设置方法以及设计和应用方法 2 原理说明 数控分频器和乘法器的设计原理已在本章第3节中作了详细描述 3