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1、Verdi 思源科技股份有限公司 Verdi基本培训 基于Verdi 2010 01 版权 2009 Spring Soft Inc 保留所有版权 没有思源科技股份有限公司的书面许可 不得以任何形式或任何方式复制 这个培训的内容 商标 文件中所用到的产品名称是他们各自的所有商标或注册商标 机密 文件中的信息是机密的 并且适用于思源科技与贵组织之间的许可协议 使用和公开是受限制的 目标 帮助你理解复杂设计 当发现bug时 帮助你快速追踪到根源 在一个统一且友好的环境中做调试和验证 目标受众 结构工程师 开发工程师 验证工程师 必要条件 基本的HDL HVL编程能力 Verlog VHDL Sys
2、tem Verilog SVA 熟悉标准的仿真器 摘要 技术背景 建立环境 理解FSDB Dumping 存储 任务和重用性 输入设计 在源代码界面调试 在波形界面调试 在原理图界面调试 在FSM界面调试 在时序界面调试 附录 常用参数 术语 RMB Right Mouse Button 鼠标右键 MMB 鼠标中键 LMB 鼠标左键 DC 双击 D NOVAS INST DIR share PLI lib 支持的仿真器 VCS IUS MODELSIM 2 创建工作裤并为仿真编译设计 3 在仿真器命令提示符上运行并调试FSDB转存函数 注意 要得到更多的仿真器链接细节 请参考 doc link
3、ing dumping pdf文件 FSDB重用 批处理FSDB文件 1 vfast VCD文件转换成FSDB文件 2 fsdb2vcd FSDB文件转换成VCD文件 3 fsdbextract 从现有的没有再仿真的FSDB文件提取信号 范围 时间周期 4 fsdbmerge 将几个FSDB文件合并为1个 5 fsdbreport 生成一个指定信号值变化的报告 注 使用 h 列出所有选项或查看Verdi Command Reference 获取更多信息 注 参考Verdi Command Reference中的Utilities章节获取完整的实用列表 总结 在这一节 你学到了 1 在运行Ver
4、di之前怎样建立环境 2 怎样指定参数 3 怎样理解FSDB转存任务和实用 输入设计 目标 输入设计 完成本节后 你应该能够 1 在命令行输入设计 1 从文件 2 从库 3 通过重复运行一个TCL 终端控制语言 命令文件 2 从GUI 图形用户界面 导入设计 1 从文件 2 从库 在命令行导入设计 从文件 Verdi Verdi 选项 你的Verilog选项 1 在命令行参考源文件 仅Verilog 2 Verdi所有的Verilog命令行选项 verdi f 定义 充分利用你的时间 verdi 文件列表有一个包含Verilog源文件和任何命令行转换器的文件 verdi ssv v lib v
5、 libext v ssy y src abc y src def top v ssv和 ssy对于指定的带有 v和 y的设计文件只需要一次 top v是设计文件 在命令行导入设计 从库 1 编译一次 加载多次 2 保存加载时间和全部记忆 3 对于混合语言或VHDL设计是有必要的 对于仅用Verilog语言设计是可选择的 4 预编译设计进入库 vericom用于Verilog代码 vhdlcom用于VHDL代码 vericom lib block1 v block2 v block3 v vhdlcom lib block1 vhd block2 vhd block3 vhd 5 然后导入编译
6、后的库并指定顶层模块 verdi lib top TopBlock 例 verdi lib work top system 在命令行导入设计 通过重复运行一个TCL命令文件 1 在VVerdi中每一个被执行的TCL命令都有一个相对应的TCL命令被保存在 verdiLog verdi cmd文件 1 该文件能被复制和修改到自动化常用命令 2 随后新文件能够使用 verdi play cmd 在Verdi中再次运行 2 如何修改一个verdi cmd文件 例 如果你不在相同路径下再次运行这个文件就要修改run f的路径 执行Verdi paly verdi cmd之前要删除最后一行 从GUI导入设
7、计 从文件 1 进入verdi命令行启动Verdi 2 使用File Import Design或Import Design图标来导入你的设计 1 选择From File标签 2 指定语言 3 指定运行文件或单个的源文件 4 支持映射文件来设置一个Virtual Top 参考Verdi应用培训获取Virtual Top的详细内容 3 不建议用于VHDL 从GUI导入设计 从库 1 进入verdi命令行启动Verdi 2 使用File Import Design或Import Design图标来导入你的设计 1 选择From Library标签 2 指定库和顶层模块 3 支持映射文件来设置一个V
8、irtual Top 参考Verdi应用培训获取Virtual Top的详细内容 总结 在本节中 你学习了 1 怎样用命令行导入设计 1 从文件 2 从库 3 通过重复运行TCL命令文件 2 怎么从GUI导入设计 1 从文件 2 从库 目标 在源代码界面调试 学完本节 你应该能够 1 打开 nTrace窗口 2 查找并折叠层次浏览器 3 遍历源代码 1 发现操作 2 使用书签 3 折叠源代码 4 提示显示隐含的端口 5 双击鼠标显示所有器件 4 在信号上操作 1 追踪信号 驱动 负载 连通性 扇入 扇出 2 使能够方便的注释 3 方便地进行追踪 5 其他相关的界面 打开 nTrace窗口 1
9、导入设计后 Verdi自动调用nTrace窗口 verdi f run f 2 nTrace窗口包含三个大小可调的子窗口 折叠 扩展 源代码窗格 层次浏览器窗格 当前范围 信息窗格 搜索并折叠浏览器 折叠所有范围 在层次浏览器窗格中 点击鼠标右键选择Collapse All Scopes命令 折叠所有打开的范围 搜索并折叠浏览器 搜索范围 在层次浏览器窗格中 调用RMB 鼠标右键 Show Navigation Editbox打开导航盒 1 搜索范围 1 输入一个通配符字符串 按Enter 2 层次浏览器跳到第一个匹配的范围 点击Next Node图标跳到下一个匹配 3 例 在导航盒中输入CH
10、 CHILD1 CHILD2和CHILD3将被匹配 2 过滤范围 在Node Filiter栏输入一个通配符字符串 唯一的匹配范围将被展示 遍历源代码 发现操作 1 Source Find Signal instance insport是在整个设计中或被选择的范围内查找信号 器件或器件端口的快捷方式 2 用Find String工具栏快速定位当前范围内的一串字符 3 如果设计树是深的 Source Find Scope是直接打开一个Verilog模块或VHDL架构的一个快捷方式 1 选择范围列出相关的器件 2 允许多个选择 在Source Type栏输入应用于 Module File Func
11、tion Task 类型 点击Save按钮保存整个器件列表 3 在Instance list中只允许选择一个 因为它影响到Go To按钮 使用标签 1 添加标签 1 在工具栏点击Bookmark图标 2 Ctrl F2切换当前行的标签开关 3 支持无限的标签 2 执行Source Manage Bookmarks Edit命令获取当前标签列表 进入字符串 在名称栏命名你的标签 折叠源代码 1 在指定的行折叠源代码 2 使用Automatic Source Code Folding选项 Source Code Miscellaneous参数格式页 指定等级来折叠 3 使用Veiw Source
12、Code Folder或点击 或 标志来扩展或收集折叠的源代码 扩展隐含端口顶端实例化 在源代码窗口 把光标放在隐藏端口 1 一个顶端窗口 详细地显示端口实例化 2 支持SystemVerilog语言 双击一个模块名列出全部实例 在源代码界面双击一个模块名 1 信息窗口将列出所有实例 2 在信息窗格双击一行 跳到预期的实例 控制信号 追踪驱动和负载 1 快速查找一个信号的所有驱动 1 DC一个信号 2 选择信号并点击追踪驱动图标 3 Trace Driver或右击鼠标右键菜单 2 快速查找信号的负载 1 选择信号并点击Trace Load图标 2 Trace Load或鼠标右键菜单 3 快速查
13、找信号的所有驱动和负载 1 Trace Connectivity或鼠标右键菜单 2 在源窗口中放下一个信号将追踪该信号的连接 4 默认情况下 追踪是跨层次边界的 禁用Trace Trace across Hierarchy来保持在层次内 追踪结果报告 1 Trace Save Trace Results保存驱动 负载 连接以便以后复查 2 最多记录32级追踪结果 追踪扇入和扇出 在源代码窗格选择一个信号并调用命令Trace Fan in或Trace Fan out命令 1 追踪扇入或扇出寄存器 2 跳到在源代码窗格中的第一个追踪结果 3 在信息窗格列出所有追踪结果 双击信息窗格 跳到源代码窗格
14、中的不同追踪结果 激活注释 1 使用File Load Simulation Results命令加载FSDB文件 2 在nTrace中使用Source Active Annotation 或热键x 1 显示源仿真结果 2 信号值 跳变和指针时间同步 3 选择信号 到下一个或更早的跳变 任何改变 上升或下降 执行激励追踪 1 定位一个指定信号的激励驱动 2 选择一个信号并调用RMB Active Trace或Ctrl t 将显示指针时间的驱动状态 关联其他视图 nTrace到nSchema 1 在nTrace中选择目标 例如 实例 信号 2 D 2 D 1 所有实例I O 2 选择信号 3 文本
15、区域的信号 4 原理图层次块或逻辑门 2 选择信号并在nWare中使用RMB Add Signal s To Ware 3 在nSchema中选择目标并使用RMB Add Select Set To Ware 4 在nSchema中执行一个追踪命令后 使用Trace Add Result to Ware 组织信号 为信号创建组 1 在信号窗口创建一个组 1 RMB Group Operations Add Group添加组 2 RMB Rename修改组名 2 RMB Go To 跳转到指定组 3 双击扩展 折叠组序号 组操作 1 调用RMB Group Operations Insert S
16、ubgroup创建被选择组的子组 2 每个组 子组能通过RMB Rename重命名 3 调用View Group Manager打开Group Manager格式 1 在Group Manager格式中选择一个组并点击New Subgroup在被选择的组下添加一个新组 2 在Group Manager中点击Move To按钮将nWare中被选择的组 信号移到被选择的组中 3 删除被选择的组和子组 信号操作 创建并编辑总线 1 调用Signal Edit Bus 或 RMB Bus Operations Edit Bus在信号窗格中编辑选中的总线 2 从选中的信号创建总线 1 在信号窗格中调用Signal Create Bus或RMB Bus operations Create Bus 2 添加逻辑0或逻辑1作为占位符 扩展总线 1 通过双击扩展 折叠总线 2 在nWare信号窗格选择一个总线并调用RMB Bus Operation Expand Sub bus打开Expand Bus格式 1 指定位数划分总线 2 选择从LSB或MSB显示 给信号添加注释 1 使用Signal Comm
