《XILINX_ISE_14设计教程.pdf》由会员分享，可在线阅读，更多相关《XILINX_ISE_14设计教程.pdf（63页珍藏版）》请在金锄头文库上搜索。
1、传统数字系统设计流程 设计目标 人工给出真值表人工给出真值表 人工化简卡诺图人工化简卡诺图 得到最简表达式得到最简表达式 人工使用人工使用LSI电路实现电路实现 系统调试和验证系统调试和验证 现代数字系统设计流程 设计目标设计目标 设计输入设计输入 功能级仿真功能级仿真 逻辑综合逻辑综合 时序仿真时序仿真 系统调试与验证系统调试与验证 entity lab1 is port a b c in std logic y out std logic end lab1 architecture rtl of lab1 is begin y a or c and b end rtl 综合后仿真综合后仿真
2、 转换转换 Translate 转换转换 Translate 映射映射 Map 适配适配 Fit 布局和布线布局和布线 PAR 设计下载设计下载 CPLD设计设计 FPGA设计实现设计实现 CLB CLB CLB CLB 配置文件加载后 用 示波器 逻辑分析 仪 软件程序观察 配置文件加载后 用 示波器 逻辑分析 仪 软件程序观察 计 算 机 自 动 完 成 时序收敛时序收敛 ISE13 1集成开发环境介绍 主界面介绍 源文件窗口源文件窗口 处理子窗口处理子窗口 脚本子窗口脚本子窗口 工作区子窗口工作区子窗口 基于基于VHDL语言的语言的ISE设计流程设计流程 一个数字系统的设计原理 外部外部
3、50MHz时钟时钟 分频器生成电路分频器生成电路 1Hz时钟时钟 3位的计数器位的计数器 送给三个灯显示计数的值送给三个灯显示计数的值 基于基于VHDL语言的语言的ISE设计流程设计流程 设计内容 设计内容 使用ISE13 1完成一个数字系统的设计 其内容包括 工程的建立 三位计数器的设计 设计综合和查看综合结果 三位计数器设计仿真 分频器的设计 用户约束的添加和设计实现 布局布线结果的查看 设计下载到FPGA芯片 PROM文件的生成和下载到PROM中 基于基于VHDL语言的语言的ISE设计流程设计流程 启动ISE13 1软件 点击此处点击此处 方法方法1 在开始菜单下找到 在开始菜单下找到I
4、SE的启动图标 方法 的启动图标 方法2 在桌面上找到 在桌面上找到ISE图标 点击该图标启动图标 点击该图标启动ISE13 1软件软件 基于基于VHDL语言的语言的ISE设计流程设计流程 新建工程 点击点击New Project 基于基于VHDL语言的语言的ISE设计流程设计流程 新建工程 输入工程名字 输入工程名字 counter 工程所在的目录工程所在的目录 点击 点击 Next 按纽按纽 基于基于VHDL语言的语言的ISE设计流程设计流程 新建工程 产品范围产品范围 product category 芯片的系列 Family 芯片的系列 Family 具体的芯片型号具体的芯片型号 De
5、vice 封装类型 封装类型 Package 速度信息 速度信息 speed 综合工具 综合工具 Synthesis Tool 仿真工具 仿真工具 Simulator 喜欢的语言 喜欢的语言 VHDL Verilog 点击 点击 Next 按钮按钮 基于基于VHDL语言的语言的ISE设计流程设计流程 创建一个新工程 点击 点击 Finish 按钮按钮 基于基于VHDL语言的语言的ISE设计流程设计流程 创建一个新工程 工程名工程名 器件名字器件名字 生成了空的工程框架生成了空的工程框架 基于基于VHDL语言的语言的ISE设计流程设计流程 创建一个新的设计文件 选中器件名字 点击鼠标右键 选中N
6、ew Source 基于基于VHDL语言的语言的ISE设计流程设计流程 创建一个新的设计文件 块存储器映像文件块存储器映像文件 在线逻辑分析仪在线逻辑分析仪Chipscope定义和连接文件定义和连接文件 实现约束文件实现约束文件 IP生成向导生成向导 存储器文件存储器文件 原理图文件原理图文件 用户文档文件用户文档文件 Verilog模块模板文件模块模板文件 Verilog测试平台模板文件测试平台模板文件 VHDL模块模板文件模块模板文件 VHDL库模板文件库模板文件 VHDL包模板文件包模板文件 VHDL测试平台模板文件测试平台模板文件 片上系统设计向导片上系统设计向导 基于基于VHDL语言
7、的语言的ISE设计流程设计流程 创建一个新的设计文件 选择VHDL Module 输入 top 作为VHDL模块的名字 点击 点击 Next 按钮按钮 基于基于VHDL语言的语言的ISE设计流程设计流程 创建一个新的设计文件 点击 点击 Next 按钮按钮 基于基于VHDL语言的语言的ISE设计流程设计流程 创建一个新的设计文件 点击 点击 Next 按钮按钮 设计总结设计总结 基于基于VHDL语言的语言的ISE设计流程设计流程 创建一个新的设计文件 生成的生成的top vhd文件文件 添加代码到添加代码到top vhd文件中文件中 基于基于VHDL语言的语言的ISE设计流程设计流程 创建一个
8、新的设计文件 此处添加两条库调用语句此处添加两条库调用语句 基于基于VHDL语言的语言的ISE设计流程设计流程 创建一个新的设计文件 此处添加端口声明语句此处添加端口声明语句 基于基于VHDL语言的语言的ISE设计流程设计流程 创建一个新的设计文件 此处添加一行内部信号量 声明语句 3位8进制计数器模块 添加信号连接 下一步对该模块进行综合 基于基于VHDL语言的语言的ISE设计流程设计流程 对该设计文件进行综合 行为级综合可以自动将系统直接从行为级描述综 合为寄存器传输级描述 行为级综合的输入为系统的行为级描述 输出为 寄存器传输级描述的数据通路 行为级综合工具可以让设计者从更加接近系统概
9、念模型的角度来设计系统 同时 行为级综合工具能 让设计者对于最终设计电路的面积 性能 功耗以及 可测性进行很方便地优化 行为级综合所需要完成的任务从广义上来说可以 分为分配 调度以及绑定 基于基于VHDL语言的语言的ISE设计流程设计流程 对该设计文件进行综合 在ISE的主界面的处理子窗口 的synthesis的工具可以完成下面的 任务 查看查看RTL原理图 原理图 View RTL schematic 查看技术原理图 查看技术原理图 View Technology Schematic 检查语法 检查语法 Check Syntax 产生综合后仿真模型 产生综合后仿真模型 Generate Po
10、st Synthesis Simulation Model 选中该选项并将其展开选中该选项并将其展开 基于基于VHDL语言的语言的ISE设计流程设计流程 对该设计文件进行综合 选中top vhd文件 鼠标双击该项 控制台界面中给出综合过程的信息 基于基于VHDL语言的语言的ISE设计流程设计流程 对该设计文件进行综合 综合工具在对设计的综合过程中 主要执行以下三 个步骤 语法检查过程 检查设计文件语法是否有错误 编译过程 翻译和优化HDL代码 将其转换为综合工具可 以识别的元件序列 映射过程 将这些可识别的元件序列转换为可识别的目标 技术的基本元件 基于基于VHDL语言的语言的ISE设计流程设
11、计流程 查看综合后的结果 通过查看综合后的结果 就 会清楚地理解到底什么是 综合 综合的本质特征 通过查看综合后的结果 就 会清楚地理解到底什么是 综合 综合的本质特征 选中top vhd文件 选中选中View Technology Schematic选项 并双击该选项选项 并双击该选项 基于基于VHDL语言的语言的ISE设计流程设计流程 查看综合后的结果 打开顶层模块的原理图 点击 点击 OK 按钮按钮 基于基于VHDL语言的语言的ISE设计流程设计流程 查看综合后的结果 顶层模块图 端口顶层模块图 端口 鼠标双击该区域 打开 底层设计 基于基于VHDL语言的语言的ISE设计流程设计流程 查
12、看综合后的结果 LUT查找表查找表D触发器触发器 输入缓冲区 输出缓冲区 时钟缓冲区 基于基于VHDL语言的语言的ISE设计流程设计流程 揭开LUT的秘密 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 双击打开LUT2 双击打开LUT3 终于明白了FPGA的LUT 是怎么实现逻辑功能的 基于基于VHDL语言的语言的ISE设计流程设计流程 对该设计进行行为仿真 选中Simulation选项 选中top vhd 点击鼠标右键 选中New Source 基于基于VHDL语言的语言的ISE设计流程设计流程 对该设计进行行为仿真 选择VHDL Modul
13、e 输入 test 作为VHDL测试模块 的名字 点击 点击 Next 按钮按钮 基于基于VHDL语言的语言的ISE设计流程设计流程 对该设计进行行为仿真 点击 点击 Next 按钮按钮 基于基于VHDL语言的语言的ISE设计流程设计流程 对该设计进行行为仿真 点击 点击 Finish 按钮按钮 基于基于VHDL语言的语言的ISE设计流程设计流程 对该设计进行行为仿真 刚才的设计文件 生成的测试平台test vhd模板文件 基于基于VHDL语言的语言的ISE设计流程设计流程 对该设计进行行为仿真 删除此段代码删除此段代码 基于基于VHDL语言的语言的ISE设计流程设计流程 对该设计进行行为仿真
14、 添加此段代码 用于生成 添加此段代码 用于生成rst测 试信号 测 试信号 基于基于VHDL语言的语言的ISE设计流程设计流程 对该设计进行行为仿真 添加此段代码 用于生成 添加此段代码 用于生成clk测 试信号 测 试信号 基于基于VHDL语言的语言的ISE设计流程设计流程 对该设计进行行为仿真 展开ISim Simulator 双击Simulate Behavioral Model 基于基于VHDL语言的语言的ISE设计流程设计流程 对该设计进行行为仿真 点击 按钮 直到出现窗口波形 仿真波形窗口 基于基于VHDL语言的语言的ISE设计流程设计流程 对该设计进行行为仿真 可以在控制台窗口
15、 输入命令控制仿真的运行 输入run 1ms 控制仿真运行时间到1ms 关闭整个仿真窗口 继续下面的设计 为了将来在硬件上看到灯的变化所反映 的计数器的工作状态 需要在top vhd设计文件 添加分频时钟部分代码 基于基于VHDL语言的语言的ISE设计流程设计流程 对该设计继续添加代码 选中Implementation 选中top vhd 并点击打开该文件 准备添加代码 基于基于VHDL语言的语言的ISE设计流程设计流程 对该设计继续添加代码 添加内部信号量声明部分 添加分频计数器代码部分 添加分频时钟映射部分 基于基于VHDL语言的语言的ISE设计流程设计流程 对该设计继续添加代码 将原来的
16、clk改成 div clk 基于基于VHDL语言的语言的ISE设计流程设计流程 添加实现约束文件 选中Implementation选项 选中top vhd 点击鼠标右键 选中New Source 基于基于VHDL语言的语言的ISE设计流程设计流程 添加实现约束文件 选择实现约束文件 输入 top 作为实现约束文件 的名字 点击 点击 Next 按钮按钮 基于基于VHDL语言的语言的ISE设计流程设计流程 添加实现约束文件 点击 点击 Finish 按钮按钮 基于基于VHDL语言的语言的ISE设计流程设计流程 添加实现约束文件 实现约束文件top ucf已经添加到设计中 选择top vhd 选择User Constraints 并展开该选项 双击I O Pin Planing PlanAhead Post Synthesis 基于基于VHDL语言的语言的ISE设计流程设计流程 添加实现约束文件 点击 点击 Close 按钮按钮 基于基于VHDL语言的语言的ISE设计流程设计流程 添加实现约束文件 基于基于VHDL语言的语言的ISE设计流程设计流程 添加实现约束文件 输入对应的FPGA的引
