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1、第7章仿真软件ModelSim及其应用 本章内容 7 1ModelSim简介7 2ModelSim的特点7 3ModelSim仿真流程7 4ModelSim交互命令方式介绍7 5ModelSim批处理仿真文件和工作方式7 6ModelSim的VerilogHDL测试平台设计7 7ModelSim仿真设计举例 7 1ModelSim简介 是业界优秀的HDL仿真器 采用直接优化的编译技术 Tcl Tk技术和单一内核仿真技术 专业版支持UNIX 包括64位 Linux和Windows平台分几种不同的版本 SE PE LE和OEM 其中SE是最高版本 7 2ModelSim的特点 交互方式 图形用户交
2、互方式和批处理方式三种执行方式命令式仿真和波形仿真两种仿真形式支持测试平台软件的运行进行VHDL Verilog以及VHDL和Verilog混合仿真集成C调试器 在统一的界面中同时仿真C和VHDL Verilog支持加密IP 便于保护IP核 7 3ModelSim仿真流程 流程图如下 7 4ModelSim交互命令方式介绍 通过在主窗口的命令窗口输入命令来实现具有更好的调试和交互功能提供多种指令 既可以是单步指令 也可以构成批处理文件 用来控制编辑 编译和仿真流程下面对主要的指令进行介绍 Run Force View等 1 Run指令 指令格式 Run Timesteps 时间步长time u
3、nit 时间单位 可以是fs 10s ps 10s ns s ms s sec s 这种指令功能 运行 仿真 并指定时间及单元例子 run1000 表示运行1000个默认的时间单元 ps run2500ns 表示运行2500nsrun continue 表示继续运行run all 表示运行全过程 2 Force指令 指令格式 force item name 不能默认 可以是端口信号 也可以是内部信号 支持通配符号 但只能匹配一个value 不能默认 其类型与item name一致 time 可选项 支持时间单元 例子 forceclr1100 表示经历100个默认时间单元延迟后为clk赋值1f
4、orceclr1 01000 表示clk赋值1后 经历1000默认时间单元延迟后为clk赋值为0 3 Force repeat指令 指令格式 force repeat 指令功能 每隔一段的周期 period 重复一定的force命令 该指令常用来产生时钟信号 例子 forceclk00 130 repeat100 表示强制clk从0时间单元开始 起始电平为0 结束电平为1 忽略时间 即0电平保持时间 为30个默认时间单元 周期为100个默认时间单元 占空比为 100 30 100 70 4 Force cancel指令 指令格式 force cancel指令功能 执行period周期时间后取消
5、force命令 例子 forceclk00 130 repeat60 cancel1000 表示强制clk从0时间单元开始 直到1000个时间单元结束 5 View指令 指令格式 view指令功能 打开ModelSim的窗口 例子 viewsouce 表示打开源代码窗口viewwave 表示打开波形窗口viewlist 表示打开列表窗口viewvariables 表示打开变量窗口viewsignals 表示打开信号窗口viewall 表示打开所有窗口 7 5ModelSim批处理仿真文件和工作方式 1 DO文件的应用和工作方式执行 File New Source Do 命令 进入ModelSi
6、m的Do文件编辑方式在编辑窗口输入仿真批处理文件的代码 以 do为扩展名保存文件Do文件的调用方式 dofilenameparameters在命令窗口中执行dofilenameparameters即可完成对设计的仿真以计数器仿真批处理文件为例 cnt10 do的内容如下 DO文件的应用和工作方式 Vt10force freezesim cnt10 clk10 0 50ns r100force freezesim cnt10 rst0 1200 01000force freezesim cnt10 ena1 02200 12600adderwave r run10000最后在ModelSim命令
7、窗口中执行 docnt10 do 完成对计数器设计的仿真 2 TCL文件的应用和工作方式TCL语言是一种脚本语言 可以拓展ModelSim集成环境中的仿真命令 在ModelSim集成环境中 TCL文件的调用方式是 Sourcefilenameparameters在ModelSim的集成环境中 TCL语言的帮助信息可以通过选择ModelSim用户界面中的HelpTelManPages获得 TCL文件的应用和工作方式 简单的TCL程序TCL命令运行结果seta47a 47setb ab 10setb expr a 10 b 57setb a isa ais47set expr a 10 expr
8、a 10 7 6ModelSim的VerilogHDL测试平台设计 测试平台设计结构如图所示 被测元件是一个已经设计好的电路或系统测试平台软件用元件例化语句将其嵌入程序中被测元件的输入端定义为reg 寄存器 型变量被测元件的输出端定义为wire 网线 型变量 1 组合逻辑电路测试平台软件的设计 用initial块把被测电路的输入按照真值表提供的数据变化作为测试条件用verilogHDL编写全加器源程序 adder v 根据全加器的真实表编写全加器测试程序 adder tb v 编译源程序和测试程序 执行Modelsim的主窗口 Simulate 菜单下的 Run Run all 命令进行仿真源
9、程序 测试程序和仿真结果见教材 2 时序逻辑电路测试平台软件的设计 与组合逻辑电路的主要区别在于需要用always块语句生成时钟信号编写十进制加法计数器的源程序编写十进制加法计数器的测试平台软件进行编译 仿真源程序 测试程序和仿真结果见教材 7 7ModelSim仿真设计举例 以4位加法器的ModelSim仿真为例 1 创建工程进入Modelsim主界面之后 选择 File 菜单下的 New Project 选项命令 2 添加源代码 adder4 v和test adder4 v adder4 v的内容moduleadder4 COUT SUM A B CIN output 3 0 SUM ou
10、tputCOUT input 3 0 A B inputCIN assign COUT SUM A B CIN endmodule 完成新建工程向导之后 会弹出如图所示的对话框 选择 AddExistingFile 命令 会弹出如图7 9所示的对话框 点击 Browse 选择要添加的源文件 是新建一个源文件 点击 CreatNewFile 将会弹出如图7 10所示的对话框 点击 Browse 选择新建文件的保存路径 在 FileName 中写入新建文件的名字 3 编译 在左边的 workspace 空白处右键单击 选择 Compile CompileAll 编译源文件和测试文件 如下图所示 4 启动仿真器 点击 workspace 下方的Libaray切换到库界面在 Objects 区域里单击右键 选择 AddtoWave SignalsinRegion 将区域里的所有信号添加到波形图中 在 Objects 区域里单击右键 选择 AddtoWaveSignalsinRegion 将区域里的所有信号添加到波形图中 图7 14将区域里的所有信号添加到波形图 5 运行仿真 弹出wave界面 在左侧显示出添加上的信号 在如下图所示的地方设置仿真结束的时间 然后点击Run按钮 6 仿真结果 4位全加器的仿真结果如下图所示 由图可知 该设计完成了4位全加器的功能
