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1、 毕 业 设 计（论 文）2.5G Hz PLL 锁定检测电路分析目 录摘要IAbstractII1引言12 2.5G Hz PLL锁定检测电路工作原理分析22.1 锁相环结构简介22.2 锁相环的作用简介22.3 锁定检测33 2.5G Hz PLL锁定检测电路总体设计方案53.1 概述53.2 设计目标63.3 顶层设计方案73.4 验证与测试114 2.5G Hz PLL锁定检测电路反向提取分析124.1 锁定检测电路外部引脚124.2 锁定检测电路部结构134.3 锁定检测电路的实现154.4 反向提取的锁定检测电路图165 2.5GHz PLL锁定检测电路SMIC0.18工艺下重新设
2、计175.1 反相器设计175.2 D触发器设计185.3 计数器设计185.4 十八输入或非门设计195.5 与非门设计205.6 时钟设计215.7 锁定检测电路设计小结216 2.5G Hz PLL 锁定检测电路HSPICE 下晶体管级仿真226.1 触发器模块仿真测试226.2 异或门仿真测试236.3 十八输入或非门仿真测试246.4 与非门仿真测试256.5 锁定检测电路整体仿真测试267 2.5G Hz PLL 锁定检测电路verilogHDL 语言描述307.1 基本模块的描述307.2 锁定检测电路的整体描述328 结论33致 谢84参考文献84附录：锁定检测电路的Veril
3、og硬件语言描述84摘 要在集成电路设计中，需要使芯片上部时钟和外部时钟同步，希望在外部时钟输入的高频率下使用芯片的部时钟。基于以上两点，锁相环常常用于产生芯片上的时钟。但是随着处理器频率的提高，传统的数字锁相环已经不能满足要求。在本文中，我们将展现一个新的锁相环锁定检测方法。锁定检测的功能是检测锁相环是否达到锁定。2.5G Hz PLL 锁定检测电路分析实现，就是要完成锁定检测电路的正向总体设计方案，锁定检测电路的反向提取，再在反向提取电路的基础上在SMIC0.18 um 工艺下进行重新设计，并完成HSPICE下的晶体管级仿真。2.5G Hz PLL 锁定检测电路分析实现的难点与重点是反向电
4、路的提取和SMIC0.18 工艺下的重新设计。本文所讨论的锁相环能够锁定更高频率的时钟。该锁定检测电路采用比较成熟的SMIC0.18 um工艺。锁相环的压控震荡器的输出频率可以高达2.5GHZ。另外，该锁相环能够锁定高达到2.5GHZ 的输出频率。我们采用模拟电路来代替以往的数字的锁定检测电路。在SMIC0.18 um工艺下，采用本文所讨论的锁定检测电路而设计的锁相环相对其他的锁相环而言，具有更大的优越性。关键词：锁相环 锁定检测 SMIC0.18um工艺 集成电路AbstractIn integrated circuit design,we need to make the internal
5、 clock and the exterior clock of the chip synchronous, we also hope to use the internal clock of the chip under the high frequency clock of the exterior .According to the above , Phase-locked loops (PLLs) are usually used to create inside clock of the chip .But along with the exaltation of the proce
6、ssor frequency, the traditional digital PLL has already cant satisfy the request. In this paper, a new method of PLL lock detector will be presented. The function of the PLL lock detector is to test PLL whether attain to target or not. The analysis and realization of the 2.5 GHz PLL lock detector is
7、 to complete total design project, to complete the anti- to distill of circuit, base on the anti- to distill of the circuit and carry on re- designing in the process of SMIC0.18um, and complete the HSPICE simulation of the transistor class .The difficulty and importance of analysis and realization o
8、f circuit of 2.5 GHz PLL lock detector is the anti- to distill of the circuit and re-design under the process of SMIC0.18um.The PLL this text discussed can target the clock which has a higher frequency. the lock detector circuit adoption the process of SMIC0.18um which is more mature now. The output
9、 of the VCO can be up to the 2.5 GHz. Moreover, the lock detector circuit is able to lock to form a 2.5 GHz output signal .We adoption the analog circuit instead of digital lock detector circuit. A PLL based on this type of lock detector demonstrated superior performance over other PLLs in this SMIC
10、0.18um process.Key Words: PLL,lock detector,SMIC0.18um, integrated circuit 1引言锁相环主要用在实现频率和成和频率倍增方面，在电子学和通信领域中得到广泛应用,正如文献1中所介绍，锁相环也用在集成电路中，使得集成电路芯片上的部时钟与外部时钟同步，使得可以在外部时钟输入的高频率下使用芯片的部时钟。但是传统的锁相环锁定检测电路往往采用数字电路来实现或者是采用工艺比较落后的模拟电路来实现。正如文献2所述，随着时钟频率的提高，这种锁相环将不能完成锁定检测，其不足之处逐渐显露出来。随着集成电路工艺的改进，尤其是SMIC0.18um
11、工艺的成熟，使得设计高速的锁定检测电路成为了可能。文献3中讨论了一种基于SMIC0.18um 工艺的2.7G Hz的高速模拟锁相环，具有这样高频率的锁相环可以满足现代电路系统的需要，设计高速的锁定检测电路也就成了必然。高速模拟锁定检测电路的设计，最好的办法是参考以往的锁定检测电路图，分析锁定检测电路的功能，再在新的工艺下设置电路参数，最终完成锁定检测电路的设计。在本论文中，讨论了2.5 G Hz PLL 锁定检测电路的实现，就是要在完成正向总体设计后，在反向提取电路的基础上，从晶体管分析锁定检测电路，利用所提取的电路在当前已很成熟的SMIC0.18 工艺下重新设计，完成对晶体管参数的调试，并且
12、通过高精度的HSPICE下的晶体管级仿真，使得锁定检测的频率能够检测到高速锁相环是否到达锁定。从而推动锁相环的应用。2 2.5G Hz PLL锁定检测电路工作原理分析2.1 锁相环结构简介 锁相环的基本结构如图2-1：图2-1锁相环的基本结构 主要由四部分组成：鉴频鉴相器phase detector、低通滤波器lowpass filter、压控振荡器voltage controlled oscillator、分频器frequency divider。鉴频鉴相器的功能是实现输入时钟与输出时钟的相位比较，当二者的相位达到一致时，表示锁相环达到锁定，否则锁相环没有达到锁定，此时鉴频鉴相器将输出一个控
13、制信号到低通滤波器，经过低通滤波器后到达压控震荡器，使压控震荡器改变输出时钟的频率相位，使之的相位与输出时钟的相位保持一致。 低通滤波器的功能是实现滤波功能，由于由鉴频鉴相器输出的信号包含一定的高频部分，这些高频部分对压控震荡器来说是不需要的，使压控震荡器工作不正常，所以要采用低通滤波器来滤去信号中的高频部分。 压控震荡器的功能是，接收从鉴频鉴相器输出的经滤波的信号，使之控制压控震荡器改变输出时钟的频率和相位。 如果直接将输入信号与输出信号进行相位的比较，由于输出时钟频率高，难于实现。分频器的功能是对输出信号进行分频，将其频率变低，以便与输入信号进行相位，频率的比较。2.2 锁相环的作用简介锁
14、相在电子学、通信、和仪器中有着广泛的应用，主要用于频率倍增和频率合成。图2-2就是一个频率倍增电路图。图2-2 频率倍增图输入端相位或频率变化会引起相应的输出量变化N倍，该电路与电压放大器不同，锁相环提供了一个精确的值等于M的放大系数，这个特点是由于有无穷大的环路增益，其次，输出频率可以通过改变除数因子N而改变。图2-3就是一个频率合成的电路图。图2-3 频率合成图该电路图与频率倍增电路图有着相似之处，此处就是除数因子N 是可以改变的，可以根据模式的选择来改变。频道控制是一个数字，用于改变N 的值，由于 ，所以的相对精度与的相等。2.3 锁定检测2.3.1 锁定检测的功能锁定检测的功能就是实现
15、输入时钟与输出时钟的比较，包括频率，相位的比较。当二者的频率、相位一致时表示锁相环达到了锁定。锁定检测的方法很多，可以使用一个异或门来实现功能，当两个输入时钟相位、频率不同时，输出结果不全为0，此时表示锁相环没有达到锁定。当两个输入时钟的相位、频率相同时，输出结果全为0，此时表示锁相环达到了锁定。一个简单可行的办法是对两个时钟进行计数操作，从某一时刻开始，如果在一个时间段，两个计数器的计数值相等，则表示，输入时钟与输出时钟的相位达到了锁定。由于两个时钟的频率都比较高，如果直接进行计数操作，计数器的设计将变得很困难。所以还要对两个时钟进行分频，使之频率降低，这样才容易设计计数器。下面采用计数器来实现锁定检测。2.3.2 锁定检测的实现a 电路图说明电路图如图2-4，div1模块对时钟clka进行分频，div2模块对时钟clkb进行分频，两个分频模块的分频系数应该一样。Countera对clkadivn进行计数操作，counterb对clkbdivn进行计数操作，compare模块对两个计数器的计数值进行比较。当二者的计数值相等时输出1，否则输出0。
